Utilisation_MX12 - Programme d'utilisation servomotors MX12 V1

CRAC Team » Code » Utilisation_MX12

Programme d'utilisation servomotors MX12 V1

mbed/LPC1768/core_cm3.h@0:80df663dd15e, 2017-05-19 (annotated)

Committer:: R66Y
Date:: Fri May 19 14:32:14 2017 +0000
Revision:: 0:80df663dd15e

programme pour utiliser les servomoteurs MX12.

Who changed what in which revision?

User	Revision	Line number	New contents of line
R66Y	0:80df663dd15e	1	/************************************************************************//
R66Y	0:80df663dd15e	2	* @file core_cm3.h
R66Y	0:80df663dd15e	3	* @brief CMSIS Cortex-M3 Core Peripheral Access Layer Header File
R66Y	0:80df663dd15e	4	* @version V3.01
R66Y	0:80df663dd15e	5	* @date 06. March 2012
R66Y	0:80df663dd15e	6	*
R66Y	0:80df663dd15e	7	* @note
R66Y	0:80df663dd15e	8	* Copyright (C) 2009-2012 ARM Limited. All rights reserved.
R66Y	0:80df663dd15e	9	*
R66Y	0:80df663dd15e	10	* @par
R66Y	0:80df663dd15e	11	* ARM Limited (ARM) is supplying this software for use with Cortex-M
R66Y	0:80df663dd15e	12	* processor based microcontrollers. This file can be freely distributed
R66Y	0:80df663dd15e	13	* within development tools that are supporting such ARM based processors.
R66Y	0:80df663dd15e	14	*
R66Y	0:80df663dd15e	15	* @par
R66Y	0:80df663dd15e	16	* THIS SOFTWARE IS PROVIDED "AS IS". NO WARRANTIES, WHETHER EXPRESS, IMPLIED
R66Y	0:80df663dd15e	17	* OR STATUTORY, INCLUDING, BUT NOT LIMITED TO, IMPLIED WARRANTIES OF
R66Y	0:80df663dd15e	18	* MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE APPLY TO THIS SOFTWARE.
R66Y	0:80df663dd15e	19	* ARM SHALL NOT, IN ANY CIRCUMSTANCES, BE LIABLE FOR SPECIAL, INCIDENTAL, OR
R66Y	0:80df663dd15e	20	* CONSEQUENTIAL DAMAGES, FOR ANY REASON WHATSOEVER.
R66Y	0:80df663dd15e	21	*
R66Y	0:80df663dd15e	22	******************************************************************************/
R66Y	0:80df663dd15e	23	#if defined ( __ICCARM__ )
R66Y	0:80df663dd15e	24	#pragma system_include /* treat file as system include file for MISRA check */
R66Y	0:80df663dd15e	25	#endif
R66Y	0:80df663dd15e	26
R66Y	0:80df663dd15e	27	#ifdef __cplusplus
R66Y	0:80df663dd15e	28	extern "C" {
R66Y	0:80df663dd15e	29	#endif
R66Y	0:80df663dd15e	30
R66Y	0:80df663dd15e	31	#ifndef __CORE_CM3_H_GENERIC
R66Y	0:80df663dd15e	32	#define __CORE_CM3_H_GENERIC
R66Y	0:80df663dd15e	33
R66Y	0:80df663dd15e	34	/** \page CMSIS_MISRA_Exceptions MISRA-C:2004 Compliance Exceptions
R66Y	0:80df663dd15e	35	CMSIS violates the following MISRA-C:2004 rules:
R66Y	0:80df663dd15e	36
R66Y	0:80df663dd15e	37	\li Required Rule 8.5, object/function definition in header file.<br>
R66Y	0:80df663dd15e	38	Function definitions in header files are used to allow 'inlining'.
R66Y	0:80df663dd15e	39
R66Y	0:80df663dd15e	40	\li Required Rule 18.4, declaration of union type or object of union type: '{...}'.<br>
R66Y	0:80df663dd15e	41	Unions are used for effective representation of core registers.
R66Y	0:80df663dd15e	42
R66Y	0:80df663dd15e	43	\li Advisory Rule 19.7, Function-like macro defined.<br>
R66Y	0:80df663dd15e	44	Function-like macros are used to allow more efficient code.
R66Y	0:80df663dd15e	45	*/
R66Y	0:80df663dd15e	46
R66Y	0:80df663dd15e	47
R66Y	0:80df663dd15e	48	/*******************************************************************************
R66Y	0:80df663dd15e	49	* CMSIS definitions
R66Y	0:80df663dd15e	50	******************************************************************************/
R66Y	0:80df663dd15e	51	/** \ingroup Cortex_M3
R66Y	0:80df663dd15e	52	@{
R66Y	0:80df663dd15e	53	*/
R66Y	0:80df663dd15e	54
R66Y	0:80df663dd15e	55	/* CMSIS CM3 definitions */
R66Y	0:80df663dd15e	56	#define __CM3_CMSIS_VERSION_MAIN (0x03) /!< [31:16] CMSIS HAL main version /
R66Y	0:80df663dd15e	57	#define __CM3_CMSIS_VERSION_SUB (0x01) /!< [15:0] CMSIS HAL sub version /
R66Y	0:80df663dd15e	58	#define __CM3_CMSIS_VERSION ((__CM3_CMSIS_VERSION_MAIN << 16) \| \
R66Y	0:80df663dd15e	59	__CM3_CMSIS_VERSION_SUB ) /!< CMSIS HAL version number /
R66Y	0:80df663dd15e	60
R66Y	0:80df663dd15e	61	#define __CORTEX_M (0x03) /!< Cortex-M Core /
R66Y	0:80df663dd15e	62
R66Y	0:80df663dd15e	63
R66Y	0:80df663dd15e	64	#if defined ( __CC_ARM )
R66Y	0:80df663dd15e	65	#define __ASM __asm /!< asm keyword for ARM Compiler /
R66Y	0:80df663dd15e	66	#define __INLINE __inline /!< inline keyword for ARM Compiler /
R66Y	0:80df663dd15e	67	#define __STATIC_INLINE static __inline
R66Y	0:80df663dd15e	68
R66Y	0:80df663dd15e	69	#elif defined ( __ICCARM__ )
R66Y	0:80df663dd15e	70	#define __ASM __asm /!< asm keyword for IAR Compiler /
R66Y	0:80df663dd15e	71	#define __INLINE inline /!< inline keyword for IAR Compiler. Only available in High optimization mode! /
R66Y	0:80df663dd15e	72	#define __STATIC_INLINE static inline
R66Y	0:80df663dd15e	73
R66Y	0:80df663dd15e	74	#elif defined ( __TMS470__ )
R66Y	0:80df663dd15e	75	#define __ASM __asm /!< asm keyword for TI CCS Compiler /
R66Y	0:80df663dd15e	76	#define __STATIC_INLINE static inline
R66Y	0:80df663dd15e	77
R66Y	0:80df663dd15e	78	#elif defined ( __GNUC__ )
R66Y	0:80df663dd15e	79	#define __ASM __asm /!< asm keyword for GNU Compiler /
R66Y	0:80df663dd15e	80	#define __INLINE inline /!< inline keyword for GNU Compiler /
R66Y	0:80df663dd15e	81	#define __STATIC_INLINE static inline
R66Y	0:80df663dd15e	82
R66Y	0:80df663dd15e	83	#elif defined ( __TASKING__ )
R66Y	0:80df663dd15e	84	#define __ASM __asm /!< asm keyword for TASKING Compiler /
R66Y	0:80df663dd15e	85	#define __INLINE inline /!< inline keyword for TASKING Compiler /
R66Y	0:80df663dd15e	86	#define __STATIC_INLINE static inline
R66Y	0:80df663dd15e	87
R66Y	0:80df663dd15e	88	#endif
R66Y	0:80df663dd15e	89
R66Y	0:80df663dd15e	90	/** __FPU_USED indicates whether an FPU is used or not. This core does not support an FPU at all
R66Y	0:80df663dd15e	91	*/
R66Y	0:80df663dd15e	92	#define __FPU_USED 0
R66Y	0:80df663dd15e	93
R66Y	0:80df663dd15e	94	#if defined ( __CC_ARM )
R66Y	0:80df663dd15e	95	#if defined __TARGET_FPU_VFP
R66Y	0:80df663dd15e	96	#warning "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
R66Y	0:80df663dd15e	97	#endif
R66Y	0:80df663dd15e	98
R66Y	0:80df663dd15e	99	#elif defined ( __ICCARM__ )
R66Y	0:80df663dd15e	100	#if defined __ARMVFP__
R66Y	0:80df663dd15e	101	#warning "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
R66Y	0:80df663dd15e	102	#endif
R66Y	0:80df663dd15e	103
R66Y	0:80df663dd15e	104	#elif defined ( __TMS470__ )
R66Y	0:80df663dd15e	105	#if defined __TI__VFP_SUPPORT____
R66Y	0:80df663dd15e	106	#warning "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
R66Y	0:80df663dd15e	107	#endif
R66Y	0:80df663dd15e	108
R66Y	0:80df663dd15e	109	#elif defined ( __GNUC__ )
R66Y	0:80df663dd15e	110	#if defined (__VFP_FP__) && !defined(__SOFTFP__)
R66Y	0:80df663dd15e	111	#warning "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
R66Y	0:80df663dd15e	112	#endif
R66Y	0:80df663dd15e	113
R66Y	0:80df663dd15e	114	#elif defined ( __TASKING__ )
R66Y	0:80df663dd15e	115	/* add preprocessor checks */
R66Y	0:80df663dd15e	116	#endif
R66Y	0:80df663dd15e	117
R66Y	0:80df663dd15e	118	#include <stdint.h> /* standard types definitions */
R66Y	0:80df663dd15e	119	#include <core_cmInstr.h> /* Core Instruction Access */
R66Y	0:80df663dd15e	120	#include <core_cmFunc.h> /* Core Function Access */
R66Y	0:80df663dd15e	121
R66Y	0:80df663dd15e	122	#endif /* __CORE_CM3_H_GENERIC */
R66Y	0:80df663dd15e	123
R66Y	0:80df663dd15e	124	#ifndef __CMSIS_GENERIC
R66Y	0:80df663dd15e	125
R66Y	0:80df663dd15e	126	#ifndef __CORE_CM3_H_DEPENDANT
R66Y	0:80df663dd15e	127	#define __CORE_CM3_H_DEPENDANT
R66Y	0:80df663dd15e	128
R66Y	0:80df663dd15e	129	/* check device defines and use defaults */
R66Y	0:80df663dd15e	130	#if defined __CHECK_DEVICE_DEFINES
R66Y	0:80df663dd15e	131	#ifndef __CM3_REV
R66Y	0:80df663dd15e	132	#define __CM3_REV 0x0200
R66Y	0:80df663dd15e	133	#warning "__CM3_REV not defined in device header file; using default!"
R66Y	0:80df663dd15e	134	#endif
R66Y	0:80df663dd15e	135
R66Y	0:80df663dd15e	136	#ifndef __MPU_PRESENT
R66Y	0:80df663dd15e	137	#define __MPU_PRESENT 0
R66Y	0:80df663dd15e	138	#warning "__MPU_PRESENT not defined in device header file; using default!"
R66Y	0:80df663dd15e	139	#endif
R66Y	0:80df663dd15e	140
R66Y	0:80df663dd15e	141	#ifndef __NVIC_PRIO_BITS
R66Y	0:80df663dd15e	142	#define __NVIC_PRIO_BITS 4
R66Y	0:80df663dd15e	143	#warning "__NVIC_PRIO_BITS not defined in device header file; using default!"
R66Y	0:80df663dd15e	144	#endif
R66Y	0:80df663dd15e	145
R66Y	0:80df663dd15e	146	#ifndef __Vendor_SysTickConfig
R66Y	0:80df663dd15e	147	#define __Vendor_SysTickConfig 0
R66Y	0:80df663dd15e	148	#warning "__Vendor_SysTickConfig not defined in device header file; using default!"
R66Y	0:80df663dd15e	149	#endif
R66Y	0:80df663dd15e	150	#endif
R66Y	0:80df663dd15e	151
R66Y	0:80df663dd15e	152	/* IO definitions (access restrictions to peripheral registers) */
R66Y	0:80df663dd15e	153	/**
R66Y	0:80df663dd15e	154	\defgroup CMSIS_glob_defs CMSIS Global Defines
R66Y	0:80df663dd15e	155
R66Y	0:80df663dd15e	156	<strong>IO Type Qualifiers</strong> are used
R66Y	0:80df663dd15e	157	\li to specify the access to peripheral variables.
R66Y	0:80df663dd15e	158	\li for automatic generation of peripheral register debug information.
R66Y	0:80df663dd15e	159	*/
R66Y	0:80df663dd15e	160	#ifdef __cplusplus
R66Y	0:80df663dd15e	161	#define __I volatile /!< Defines 'read only' permissions /
R66Y	0:80df663dd15e	162	#else
R66Y	0:80df663dd15e	163	#define __I volatile const /!< Defines 'read only' permissions /
R66Y	0:80df663dd15e	164	#endif
R66Y	0:80df663dd15e	165	#define __O volatile /!< Defines 'write only' permissions /
R66Y	0:80df663dd15e	166	#define __IO volatile /!< Defines 'read / write' permissions /
R66Y	0:80df663dd15e	167
R66Y	0:80df663dd15e	168	/@} end of group Cortex_M3 /
R66Y	0:80df663dd15e	169
R66Y	0:80df663dd15e	170
R66Y	0:80df663dd15e	171
R66Y	0:80df663dd15e	172	/*******************************************************************************
R66Y	0:80df663dd15e	173	* Register Abstraction
R66Y	0:80df663dd15e	174	Core Register contain:
R66Y	0:80df663dd15e	175	- Core Register
R66Y	0:80df663dd15e	176	- Core NVIC Register
R66Y	0:80df663dd15e	177	- Core SCB Register
R66Y	0:80df663dd15e	178	- Core SysTick Register
R66Y	0:80df663dd15e	179	- Core Debug Register
R66Y	0:80df663dd15e	180	- Core MPU Register
R66Y	0:80df663dd15e	181	******************************************************************************/
R66Y	0:80df663dd15e	182	/** \defgroup CMSIS_core_register Defines and Type Definitions
R66Y	0:80df663dd15e	183	\brief Type definitions and defines for Cortex-M processor based devices.
R66Y	0:80df663dd15e	184	*/
R66Y	0:80df663dd15e	185
R66Y	0:80df663dd15e	186	/** \ingroup CMSIS_core_register
R66Y	0:80df663dd15e	187	\defgroup CMSIS_CORE Status and Control Registers
R66Y	0:80df663dd15e	188	\brief Core Register type definitions.
R66Y	0:80df663dd15e	189	@{
R66Y	0:80df663dd15e	190	*/
R66Y	0:80df663dd15e	191
R66Y	0:80df663dd15e	192	/** \brief Union type to access the Application Program Status Register (APSR).
R66Y	0:80df663dd15e	193	*/
R66Y	0:80df663dd15e	194	typedef union
R66Y	0:80df663dd15e	195	{
R66Y	0:80df663dd15e	196	struct
R66Y	0:80df663dd15e	197	{
R66Y	0:80df663dd15e	198	#if (__CORTEX_M != 0x04)
R66Y	0:80df663dd15e	199	uint32_t _reserved0:27; /!< bit: 0..26 Reserved /
R66Y	0:80df663dd15e	200	#else
R66Y	0:80df663dd15e	201	uint32_t _reserved0:16; /!< bit: 0..15 Reserved /
R66Y	0:80df663dd15e	202	uint32_t GE:4; /!< bit: 16..19 Greater than or Equal flags /
R66Y	0:80df663dd15e	203	uint32_t _reserved1:7; /!< bit: 20..26 Reserved /
R66Y	0:80df663dd15e	204	#endif
R66Y	0:80df663dd15e	205	uint32_t Q:1; /!< bit: 27 Saturation condition flag /
R66Y	0:80df663dd15e	206	uint32_t V:1; /!< bit: 28 Overflow condition code flag /
R66Y	0:80df663dd15e	207	uint32_t C:1; /!< bit: 29 Carry condition code flag /
R66Y	0:80df663dd15e	208	uint32_t Z:1; /!< bit: 30 Zero condition code flag /
R66Y	0:80df663dd15e	209	uint32_t N:1; /!< bit: 31 Negative condition code flag /
R66Y	0:80df663dd15e	210	} b; /!< Structure used for bit access /
R66Y	0:80df663dd15e	211	uint32_t w; /!< Type used for word access /
R66Y	0:80df663dd15e	212	} APSR_Type;
R66Y	0:80df663dd15e	213
R66Y	0:80df663dd15e	214
R66Y	0:80df663dd15e	215	/** \brief Union type to access the Interrupt Program Status Register (IPSR).
R66Y	0:80df663dd15e	216	*/
R66Y	0:80df663dd15e	217	typedef union
R66Y	0:80df663dd15e	218	{
R66Y	0:80df663dd15e	219	struct
R66Y	0:80df663dd15e	220	{
R66Y	0:80df663dd15e	221	uint32_t ISR:9; /!< bit: 0.. 8 Exception number /
R66Y	0:80df663dd15e	222	uint32_t _reserved0:23; /!< bit: 9..31 Reserved /
R66Y	0:80df663dd15e	223	} b; /!< Structure used for bit access /
R66Y	0:80df663dd15e	224	uint32_t w; /!< Type used for word access /
R66Y	0:80df663dd15e	225	} IPSR_Type;
R66Y	0:80df663dd15e	226
R66Y	0:80df663dd15e	227
R66Y	0:80df663dd15e	228	/** \brief Union type to access the Special-Purpose Program Status Registers (xPSR).
R66Y	0:80df663dd15e	229	*/
R66Y	0:80df663dd15e	230	typedef union
R66Y	0:80df663dd15e	231	{
R66Y	0:80df663dd15e	232	struct
R66Y	0:80df663dd15e	233	{
R66Y	0:80df663dd15e	234	uint32_t ISR:9; /!< bit: 0.. 8 Exception number /
R66Y	0:80df663dd15e	235	#if (__CORTEX_M != 0x04)
R66Y	0:80df663dd15e	236	uint32_t _reserved0:15; /!< bit: 9..23 Reserved /
R66Y	0:80df663dd15e	237	#else
R66Y	0:80df663dd15e	238	uint32_t _reserved0:7; /!< bit: 9..15 Reserved /
R66Y	0:80df663dd15e	239	uint32_t GE:4; /!< bit: 16..19 Greater than or Equal flags /
R66Y	0:80df663dd15e	240	uint32_t _reserved1:4; /!< bit: 20..23 Reserved /
R66Y	0:80df663dd15e	241	#endif
R66Y	0:80df663dd15e	242	uint32_t T:1; /!< bit: 24 Thumb bit (read 0) /
R66Y	0:80df663dd15e	243	uint32_t IT:2; /!< bit: 25..26 saved IT state (read 0) /
R66Y	0:80df663dd15e	244	uint32_t Q:1; /!< bit: 27 Saturation condition flag /
R66Y	0:80df663dd15e	245	uint32_t V:1; /!< bit: 28 Overflow condition code flag /
R66Y	0:80df663dd15e	246	uint32_t C:1; /!< bit: 29 Carry condition code flag /
R66Y	0:80df663dd15e	247	uint32_t Z:1; /!< bit: 30 Zero condition code flag /
R66Y	0:80df663dd15e	248	uint32_t N:1; /!< bit: 31 Negative condition code flag /
R66Y	0:80df663dd15e	249	} b; /!< Structure used for bit access /
R66Y	0:80df663dd15e	250	uint32_t w; /!< Type used for word access /
R66Y	0:80df663dd15e	251	} xPSR_Type;
R66Y	0:80df663dd15e	252
R66Y	0:80df663dd15e	253
R66Y	0:80df663dd15e	254	/** \brief Union type to access the Control Registers (CONTROL).
R66Y	0:80df663dd15e	255	*/
R66Y	0:80df663dd15e	256	typedef union
R66Y	0:80df663dd15e	257	{
R66Y	0:80df663dd15e	258	struct
R66Y	0:80df663dd15e	259	{
R66Y	0:80df663dd15e	260	uint32_t nPRIV:1; /!< bit: 0 Execution privilege in Thread mode /
R66Y	0:80df663dd15e	261	uint32_t SPSEL:1; /!< bit: 1 Stack to be used /
R66Y	0:80df663dd15e	262	uint32_t FPCA:1; /!< bit: 2 FP extension active flag /
R66Y	0:80df663dd15e	263	uint32_t _reserved0:29; /!< bit: 3..31 Reserved /
R66Y	0:80df663dd15e	264	} b; /!< Structure used for bit access /
R66Y	0:80df663dd15e	265	uint32_t w; /!< Type used for word access /
R66Y	0:80df663dd15e	266	} CONTROL_Type;
R66Y	0:80df663dd15e	267
R66Y	0:80df663dd15e	268	/@} end of group CMSIS_CORE /
R66Y	0:80df663dd15e	269
R66Y	0:80df663dd15e	270
R66Y	0:80df663dd15e	271	/** \ingroup CMSIS_core_register
R66Y	0:80df663dd15e	272	\defgroup CMSIS_NVIC Nested Vectored Interrupt Controller (NVIC)
R66Y	0:80df663dd15e	273	\brief Type definitions for the NVIC Registers
R66Y	0:80df663dd15e	274	@{
R66Y	0:80df663dd15e	275	*/
R66Y	0:80df663dd15e	276
R66Y	0:80df663dd15e	277	/** \brief Structure type to access the Nested Vectored Interrupt Controller (NVIC).
R66Y	0:80df663dd15e	278	*/
R66Y	0:80df663dd15e	279	typedef struct
R66Y	0:80df663dd15e	280	{
R66Y	0:80df663dd15e	281	__IO uint32_t ISER[8]; /!< Offset: 0x000 (R/W) Interrupt Set Enable Register /
R66Y	0:80df663dd15e	282	uint32_t RESERVED0[24];
R66Y	0:80df663dd15e	283	__IO uint32_t ICER[8]; /!< Offset: 0x080 (R/W) Interrupt Clear Enable Register /
R66Y	0:80df663dd15e	284	uint32_t RSERVED1[24];
R66Y	0:80df663dd15e	285	__IO uint32_t ISPR[8]; /!< Offset: 0x100 (R/W) Interrupt Set Pending Register /
R66Y	0:80df663dd15e	286	uint32_t RESERVED2[24];
R66Y	0:80df663dd15e	287	__IO uint32_t ICPR[8]; /!< Offset: 0x180 (R/W) Interrupt Clear Pending Register /
R66Y	0:80df663dd15e	288	uint32_t RESERVED3[24];
R66Y	0:80df663dd15e	289	__IO uint32_t IABR[8]; /!< Offset: 0x200 (R/W) Interrupt Active bit Register /
R66Y	0:80df663dd15e	290	uint32_t RESERVED4[56];
R66Y	0:80df663dd15e	291	__IO uint8_t IP[240]; /!< Offset: 0x300 (R/W) Interrupt Priority Register (8Bit wide) /
R66Y	0:80df663dd15e	292	uint32_t RESERVED5[644];
R66Y	0:80df663dd15e	293	__O uint32_t STIR; /!< Offset: 0xE00 ( /W) Software Trigger Interrupt Register /
R66Y	0:80df663dd15e	294	} NVIC_Type;
R66Y	0:80df663dd15e	295
R66Y	0:80df663dd15e	296	/* Software Triggered Interrupt Register Definitions */
R66Y	0:80df663dd15e	297	#define NVIC_STIR_INTID_Pos 0 /!< STIR: INTLINESNUM Position /
R66Y	0:80df663dd15e	298	#define NVIC_STIR_INTID_Msk (0x1FFUL << NVIC_STIR_INTID_Pos) /!< STIR: INTLINESNUM Mask /
R66Y	0:80df663dd15e	299
R66Y	0:80df663dd15e	300	/@} end of group CMSIS_NVIC /
R66Y	0:80df663dd15e	301
R66Y	0:80df663dd15e	302
R66Y	0:80df663dd15e	303	/** \ingroup CMSIS_core_register
R66Y	0:80df663dd15e	304	\defgroup CMSIS_SCB System Control Block (SCB)
R66Y	0:80df663dd15e	305	\brief Type definitions for the System Control Block Registers
R66Y	0:80df663dd15e	306	@{
R66Y	0:80df663dd15e	307	*/
R66Y	0:80df663dd15e	308
R66Y	0:80df663dd15e	309	/** \brief Structure type to access the System Control Block (SCB).
R66Y	0:80df663dd15e	310	*/
R66Y	0:80df663dd15e	311	typedef struct
R66Y	0:80df663dd15e	312	{
R66Y	0:80df663dd15e	313	__I uint32_t CPUID; /!< Offset: 0x000 (R/ ) CPUID Base Register /
R66Y	0:80df663dd15e	314	__IO uint32_t ICSR; /!< Offset: 0x004 (R/W) Interrupt Control and State Register /
R66Y	0:80df663dd15e	315	__IO uint32_t VTOR; /!< Offset: 0x008 (R/W) Vector Table Offset Register /
R66Y	0:80df663dd15e	316	__IO uint32_t AIRCR; /!< Offset: 0x00C (R/W) Application Interrupt and Reset Control Register /
R66Y	0:80df663dd15e	317	__IO uint32_t SCR; /!< Offset: 0x010 (R/W) System Control Register /
R66Y	0:80df663dd15e	318	__IO uint32_t CCR; /!< Offset: 0x014 (R/W) Configuration Control Register /
R66Y	0:80df663dd15e	319	__IO uint8_t SHP[12]; /!< Offset: 0x018 (R/W) System Handlers Priority Registers (4-7, 8-11, 12-15) /
R66Y	0:80df663dd15e	320	__IO uint32_t SHCSR; /!< Offset: 0x024 (R/W) System Handler Control and State Register /
R66Y	0:80df663dd15e	321	__IO uint32_t CFSR; /!< Offset: 0x028 (R/W) Configurable Fault Status Register /
R66Y	0:80df663dd15e	322	__IO uint32_t HFSR; /!< Offset: 0x02C (R/W) HardFault Status Register /
R66Y	0:80df663dd15e	323	__IO uint32_t DFSR; /!< Offset: 0x030 (R/W) Debug Fault Status Register /
R66Y	0:80df663dd15e	324	__IO uint32_t MMFAR; /!< Offset: 0x034 (R/W) MemManage Fault Address Register /
R66Y	0:80df663dd15e	325	__IO uint32_t BFAR; /!< Offset: 0x038 (R/W) BusFault Address Register /
R66Y	0:80df663dd15e	326	__IO uint32_t AFSR; /!< Offset: 0x03C (R/W) Auxiliary Fault Status Register /
R66Y	0:80df663dd15e	327	__I uint32_t PFR[2]; /!< Offset: 0x040 (R/ ) Processor Feature Register /
R66Y	0:80df663dd15e	328	__I uint32_t DFR; /!< Offset: 0x048 (R/ ) Debug Feature Register /
R66Y	0:80df663dd15e	329	__I uint32_t ADR; /!< Offset: 0x04C (R/ ) Auxiliary Feature Register /
R66Y	0:80df663dd15e	330	__I uint32_t MMFR[4]; /!< Offset: 0x050 (R/ ) Memory Model Feature Register /
R66Y	0:80df663dd15e	331	__I uint32_t ISAR[5]; /!< Offset: 0x060 (R/ ) Instruction Set Attributes Register /
R66Y	0:80df663dd15e	332	uint32_t RESERVED0[5];
R66Y	0:80df663dd15e	333	__IO uint32_t CPACR; /!< Offset: 0x088 (R/W) Coprocessor Access Control Register /
R66Y	0:80df663dd15e	334	} SCB_Type;
R66Y	0:80df663dd15e	335
R66Y	0:80df663dd15e	336	/* SCB CPUID Register Definitions */
R66Y	0:80df663dd15e	337	#define SCB_CPUID_IMPLEMENTER_Pos 24 /!< SCB CPUID: IMPLEMENTER Position /
R66Y	0:80df663dd15e	338	#define SCB_CPUID_IMPLEMENTER_Msk (0xFFUL << SCB_CPUID_IMPLEMENTER_Pos) /!< SCB CPUID: IMPLEMENTER Mask /
R66Y	0:80df663dd15e	339
R66Y	0:80df663dd15e	340	#define SCB_CPUID_VARIANT_Pos 20 /!< SCB CPUID: VARIANT Position /
R66Y	0:80df663dd15e	341	#define SCB_CPUID_VARIANT_Msk (0xFUL << SCB_CPUID_VARIANT_Pos) /!< SCB CPUID: VARIANT Mask /
R66Y	0:80df663dd15e	342
R66Y	0:80df663dd15e	343	#define SCB_CPUID_ARCHITECTURE_Pos 16 /!< SCB CPUID: ARCHITECTURE Position /
R66Y	0:80df663dd15e	344	#define SCB_CPUID_ARCHITECTURE_Msk (0xFUL << SCB_CPUID_ARCHITECTURE_Pos) /!< SCB CPUID: ARCHITECTURE Mask /
R66Y	0:80df663dd15e	345
R66Y	0:80df663dd15e	346	#define SCB_CPUID_PARTNO_Pos 4 /!< SCB CPUID: PARTNO Position /
R66Y	0:80df663dd15e	347	#define SCB_CPUID_PARTNO_Msk (0xFFFUL << SCB_CPUID_PARTNO_Pos) /!< SCB CPUID: PARTNO Mask /
R66Y	0:80df663dd15e	348
R66Y	0:80df663dd15e	349	#define SCB_CPUID_REVISION_Pos 0 /!< SCB CPUID: REVISION Position /
R66Y	0:80df663dd15e	350	#define SCB_CPUID_REVISION_Msk (0xFUL << SCB_CPUID_REVISION_Pos) /!< SCB CPUID: REVISION Mask /
R66Y	0:80df663dd15e	351
R66Y	0:80df663dd15e	352	/* SCB Interrupt Control State Register Definitions */
R66Y	0:80df663dd15e	353	#define SCB_ICSR_NMIPENDSET_Pos 31 /!< SCB ICSR: NMIPENDSET Position /
R66Y	0:80df663dd15e	354	#define SCB_ICSR_NMIPENDSET_Msk (1UL << SCB_ICSR_NMIPENDSET_Pos) /!< SCB ICSR: NMIPENDSET Mask /
R66Y	0:80df663dd15e	355
R66Y	0:80df663dd15e	356	#define SCB_ICSR_PENDSVSET_Pos 28 /!< SCB ICSR: PENDSVSET Position /
R66Y	0:80df663dd15e	357	#define SCB_ICSR_PENDSVSET_Msk (1UL << SCB_ICSR_PENDSVSET_Pos) /!< SCB ICSR: PENDSVSET Mask /
R66Y	0:80df663dd15e	358
R66Y	0:80df663dd15e	359	#define SCB_ICSR_PENDSVCLR_Pos 27 /!< SCB ICSR: PENDSVCLR Position /
R66Y	0:80df663dd15e	360	#define SCB_ICSR_PENDSVCLR_Msk (1UL << SCB_ICSR_PENDSVCLR_Pos) /!< SCB ICSR: PENDSVCLR Mask /
R66Y	0:80df663dd15e	361
R66Y	0:80df663dd15e	362	#define SCB_ICSR_PENDSTSET_Pos 26 /!< SCB ICSR: PENDSTSET Position /
R66Y	0:80df663dd15e	363	#define SCB_ICSR_PENDSTSET_Msk (1UL << SCB_ICSR_PENDSTSET_Pos) /!< SCB ICSR: PENDSTSET Mask /
R66Y	0:80df663dd15e	364
R66Y	0:80df663dd15e	365	#define SCB_ICSR_PENDSTCLR_Pos 25 /!< SCB ICSR: PENDSTCLR Position /
R66Y	0:80df663dd15e	366	#define SCB_ICSR_PENDSTCLR_Msk (1UL << SCB_ICSR_PENDSTCLR_Pos) /!< SCB ICSR: PENDSTCLR Mask /
R66Y	0:80df663dd15e	367
R66Y	0:80df663dd15e	368	#define SCB_ICSR_ISRPREEMPT_Pos 23 /!< SCB ICSR: ISRPREEMPT Position /
R66Y	0:80df663dd15e	369	#define SCB_ICSR_ISRPREEMPT_Msk (1UL << SCB_ICSR_ISRPREEMPT_Pos) /!< SCB ICSR: ISRPREEMPT Mask /
R66Y	0:80df663dd15e	370
R66Y	0:80df663dd15e	371	#define SCB_ICSR_ISRPENDING_Pos 22 /!< SCB ICSR: ISRPENDING Position /
R66Y	0:80df663dd15e	372	#define SCB_ICSR_ISRPENDING_Msk (1UL << SCB_ICSR_ISRPENDING_Pos) /!< SCB ICSR: ISRPENDING Mask /
R66Y	0:80df663dd15e	373
R66Y	0:80df663dd15e	374	#define SCB_ICSR_VECTPENDING_Pos 12 /!< SCB ICSR: VECTPENDING Position /
R66Y	0:80df663dd15e	375	#define SCB_ICSR_VECTPENDING_Msk (0x1FFUL << SCB_ICSR_VECTPENDING_Pos) /!< SCB ICSR: VECTPENDING Mask /
R66Y	0:80df663dd15e	376
R66Y	0:80df663dd15e	377	#define SCB_ICSR_RETTOBASE_Pos 11 /!< SCB ICSR: RETTOBASE Position /
R66Y	0:80df663dd15e	378	#define SCB_ICSR_RETTOBASE_Msk (1UL << SCB_ICSR_RETTOBASE_Pos) /!< SCB ICSR: RETTOBASE Mask /
R66Y	0:80df663dd15e	379
R66Y	0:80df663dd15e	380	#define SCB_ICSR_VECTACTIVE_Pos 0 /!< SCB ICSR: VECTACTIVE Position /
R66Y	0:80df663dd15e	381	#define SCB_ICSR_VECTACTIVE_Msk (0x1FFUL << SCB_ICSR_VECTACTIVE_Pos) /!< SCB ICSR: VECTACTIVE Mask /
R66Y	0:80df663dd15e	382
R66Y	0:80df663dd15e	383	/* SCB Vector Table Offset Register Definitions */
R66Y	0:80df663dd15e	384	#if (__CM3_REV < 0x0201) /* core r2p1 */
R66Y	0:80df663dd15e	385	#define SCB_VTOR_TBLBASE_Pos 29 /!< SCB VTOR: TBLBASE Position /
R66Y	0:80df663dd15e	386	#define SCB_VTOR_TBLBASE_Msk (1UL << SCB_VTOR_TBLBASE_Pos) /!< SCB VTOR: TBLBASE Mask /
R66Y	0:80df663dd15e	387
R66Y	0:80df663dd15e	388	#define SCB_VTOR_TBLOFF_Pos 7 /!< SCB VTOR: TBLOFF Position /
R66Y	0:80df663dd15e	389	#define SCB_VTOR_TBLOFF_Msk (0x3FFFFFUL << SCB_VTOR_TBLOFF_Pos) /!< SCB VTOR: TBLOFF Mask /
R66Y	0:80df663dd15e	390	#else
R66Y	0:80df663dd15e	391	#define SCB_VTOR_TBLOFF_Pos 7 /!< SCB VTOR: TBLOFF Position /
R66Y	0:80df663dd15e	392	#define SCB_VTOR_TBLOFF_Msk (0x1FFFFFFUL << SCB_VTOR_TBLOFF_Pos) /!< SCB VTOR: TBLOFF Mask /
R66Y	0:80df663dd15e	393	#endif
R66Y	0:80df663dd15e	394
R66Y	0:80df663dd15e	395	/* SCB Application Interrupt and Reset Control Register Definitions */
R66Y	0:80df663dd15e	396	#define SCB_AIRCR_VECTKEY_Pos 16 /!< SCB AIRCR: VECTKEY Position /
R66Y	0:80df663dd15e	397	#define SCB_AIRCR_VECTKEY_Msk (0xFFFFUL << SCB_AIRCR_VECTKEY_Pos) /!< SCB AIRCR: VECTKEY Mask /
R66Y	0:80df663dd15e	398
R66Y	0:80df663dd15e	399	#define SCB_AIRCR_VECTKEYSTAT_Pos 16 /!< SCB AIRCR: VECTKEYSTAT Position /
R66Y	0:80df663dd15e	400	#define SCB_AIRCR_VECTKEYSTAT_Msk (0xFFFFUL << SCB_AIRCR_VECTKEYSTAT_Pos) /!< SCB AIRCR: VECTKEYSTAT Mask /
R66Y	0:80df663dd15e	401
R66Y	0:80df663dd15e	402	#define SCB_AIRCR_ENDIANESS_Pos 15 /!< SCB AIRCR: ENDIANESS Position /
R66Y	0:80df663dd15e	403	#define SCB_AIRCR_ENDIANESS_Msk (1UL << SCB_AIRCR_ENDIANESS_Pos) /!< SCB AIRCR: ENDIANESS Mask /
R66Y	0:80df663dd15e	404
R66Y	0:80df663dd15e	405	#define SCB_AIRCR_PRIGROUP_Pos 8 /!< SCB AIRCR: PRIGROUP Position /
R66Y	0:80df663dd15e	406	#define SCB_AIRCR_PRIGROUP_Msk (7UL << SCB_AIRCR_PRIGROUP_Pos) /!< SCB AIRCR: PRIGROUP Mask /
R66Y	0:80df663dd15e	407
R66Y	0:80df663dd15e	408	#define SCB_AIRCR_SYSRESETREQ_Pos 2 /!< SCB AIRCR: SYSRESETREQ Position /
R66Y	0:80df663dd15e	409	#define SCB_AIRCR_SYSRESETREQ_Msk (1UL << SCB_AIRCR_SYSRESETREQ_Pos) /!< SCB AIRCR: SYSRESETREQ Mask /
R66Y	0:80df663dd15e	410
R66Y	0:80df663dd15e	411	#define SCB_AIRCR_VECTCLRACTIVE_Pos 1 /!< SCB AIRCR: VECTCLRACTIVE Position /
R66Y	0:80df663dd15e	412	#define SCB_AIRCR_VECTCLRACTIVE_Msk (1UL << SCB_AIRCR_VECTCLRACTIVE_Pos) /!< SCB AIRCR: VECTCLRACTIVE Mask /
R66Y	0:80df663dd15e	413
R66Y	0:80df663dd15e	414	#define SCB_AIRCR_VECTRESET_Pos 0 /!< SCB AIRCR: VECTRESET Position /
R66Y	0:80df663dd15e	415	#define SCB_AIRCR_VECTRESET_Msk (1UL << SCB_AIRCR_VECTRESET_Pos) /!< SCB AIRCR: VECTRESET Mask /
R66Y	0:80df663dd15e	416
R66Y	0:80df663dd15e	417	/* SCB System Control Register Definitions */
R66Y	0:80df663dd15e	418	#define SCB_SCR_SEVONPEND_Pos 4 /!< SCB SCR: SEVONPEND Position /
R66Y	0:80df663dd15e	419	#define SCB_SCR_SEVONPEND_Msk (1UL << SCB_SCR_SEVONPEND_Pos) /!< SCB SCR: SEVONPEND Mask /
R66Y	0:80df663dd15e	420
R66Y	0:80df663dd15e	421	#define SCB_SCR_SLEEPDEEP_Pos 2 /!< SCB SCR: SLEEPDEEP Position /
R66Y	0:80df663dd15e	422	#define SCB_SCR_SLEEPDEEP_Msk (1UL << SCB_SCR_SLEEPDEEP_Pos) /!< SCB SCR: SLEEPDEEP Mask /
R66Y	0:80df663dd15e	423
R66Y	0:80df663dd15e	424	#define SCB_SCR_SLEEPONEXIT_Pos 1 /!< SCB SCR: SLEEPONEXIT Position /
R66Y	0:80df663dd15e	425	#define SCB_SCR_SLEEPONEXIT_Msk (1UL << SCB_SCR_SLEEPONEXIT_Pos) /!< SCB SCR: SLEEPONEXIT Mask /
R66Y	0:80df663dd15e	426
R66Y	0:80df663dd15e	427	/* SCB Configuration Control Register Definitions */
R66Y	0:80df663dd15e	428	#define SCB_CCR_STKALIGN_Pos 9 /!< SCB CCR: STKALIGN Position /
R66Y	0:80df663dd15e	429	#define SCB_CCR_STKALIGN_Msk (1UL << SCB_CCR_STKALIGN_Pos) /!< SCB CCR: STKALIGN Mask /
R66Y	0:80df663dd15e	430
R66Y	0:80df663dd15e	431	#define SCB_CCR_BFHFNMIGN_Pos 8 /!< SCB CCR: BFHFNMIGN Position /
R66Y	0:80df663dd15e	432	#define SCB_CCR_BFHFNMIGN_Msk (1UL << SCB_CCR_BFHFNMIGN_Pos) /!< SCB CCR: BFHFNMIGN Mask /
R66Y	0:80df663dd15e	433
R66Y	0:80df663dd15e	434	#define SCB_CCR_DIV_0_TRP_Pos 4 /!< SCB CCR: DIV_0_TRP Position /
R66Y	0:80df663dd15e	435	#define SCB_CCR_DIV_0_TRP_Msk (1UL << SCB_CCR_DIV_0_TRP_Pos) /!< SCB CCR: DIV_0_TRP Mask /
R66Y	0:80df663dd15e	436
R66Y	0:80df663dd15e	437	#define SCB_CCR_UNALIGN_TRP_Pos 3 /!< SCB CCR: UNALIGN_TRP Position /
R66Y	0:80df663dd15e	438	#define SCB_CCR_UNALIGN_TRP_Msk (1UL << SCB_CCR_UNALIGN_TRP_Pos) /!< SCB CCR: UNALIGN_TRP Mask /
R66Y	0:80df663dd15e	439
R66Y	0:80df663dd15e	440	#define SCB_CCR_USERSETMPEND_Pos 1 /!< SCB CCR: USERSETMPEND Position /
R66Y	0:80df663dd15e	441	#define SCB_CCR_USERSETMPEND_Msk (1UL << SCB_CCR_USERSETMPEND_Pos) /!< SCB CCR: USERSETMPEND Mask /
R66Y	0:80df663dd15e	442
R66Y	0:80df663dd15e	443	#define SCB_CCR_NONBASETHRDENA_Pos 0 /!< SCB CCR: NONBASETHRDENA Position /
R66Y	0:80df663dd15e	444	#define SCB_CCR_NONBASETHRDENA_Msk (1UL << SCB_CCR_NONBASETHRDENA_Pos) /!< SCB CCR: NONBASETHRDENA Mask /
R66Y	0:80df663dd15e	445
R66Y	0:80df663dd15e	446	/* SCB System Handler Control and State Register Definitions */
R66Y	0:80df663dd15e	447	#define SCB_SHCSR_USGFAULTENA_Pos 18 /!< SCB SHCSR: USGFAULTENA Position /
R66Y	0:80df663dd15e	448	#define SCB_SHCSR_USGFAULTENA_Msk (1UL << SCB_SHCSR_USGFAULTENA_Pos) /!< SCB SHCSR: USGFAULTENA Mask /
R66Y	0:80df663dd15e	449
R66Y	0:80df663dd15e	450	#define SCB_SHCSR_BUSFAULTENA_Pos 17 /!< SCB SHCSR: BUSFAULTENA Position /
R66Y	0:80df663dd15e	451	#define SCB_SHCSR_BUSFAULTENA_Msk (1UL << SCB_SHCSR_BUSFAULTENA_Pos) /!< SCB SHCSR: BUSFAULTENA Mask /
R66Y	0:80df663dd15e	452
R66Y	0:80df663dd15e	453	#define SCB_SHCSR_MEMFAULTENA_Pos 16 /!< SCB SHCSR: MEMFAULTENA Position /
R66Y	0:80df663dd15e	454	#define SCB_SHCSR_MEMFAULTENA_Msk (1UL << SCB_SHCSR_MEMFAULTENA_Pos) /!< SCB SHCSR: MEMFAULTENA Mask /
R66Y	0:80df663dd15e	455
R66Y	0:80df663dd15e	456	#define SCB_SHCSR_SVCALLPENDED_Pos 15 /!< SCB SHCSR: SVCALLPENDED Position /
R66Y	0:80df663dd15e	457	#define SCB_SHCSR_SVCALLPENDED_Msk (1UL << SCB_SHCSR_SVCALLPENDED_Pos) /!< SCB SHCSR: SVCALLPENDED Mask /
R66Y	0:80df663dd15e	458
R66Y	0:80df663dd15e	459	#define SCB_SHCSR_BUSFAULTPENDED_Pos 14 /!< SCB SHCSR: BUSFAULTPENDED Position /
R66Y	0:80df663dd15e	460	#define SCB_SHCSR_BUSFAULTPENDED_Msk (1UL << SCB_SHCSR_BUSFAULTPENDED_Pos) /!< SCB SHCSR: BUSFAULTPENDED Mask /
R66Y	0:80df663dd15e	461
R66Y	0:80df663dd15e	462	#define SCB_SHCSR_MEMFAULTPENDED_Pos 13 /!< SCB SHCSR: MEMFAULTPENDED Position /
R66Y	0:80df663dd15e	463	#define SCB_SHCSR_MEMFAULTPENDED_Msk (1UL << SCB_SHCSR_MEMFAULTPENDED_Pos) /!< SCB SHCSR: MEMFAULTPENDED Mask /
R66Y	0:80df663dd15e	464
R66Y	0:80df663dd15e	465	#define SCB_SHCSR_USGFAULTPENDED_Pos 12 /!< SCB SHCSR: USGFAULTPENDED Position /
R66Y	0:80df663dd15e	466	#define SCB_SHCSR_USGFAULTPENDED_Msk (1UL << SCB_SHCSR_USGFAULTPENDED_Pos) /!< SCB SHCSR: USGFAULTPENDED Mask /
R66Y	0:80df663dd15e	467
R66Y	0:80df663dd15e	468	#define SCB_SHCSR_SYSTICKACT_Pos 11 /!< SCB SHCSR: SYSTICKACT Position /
R66Y	0:80df663dd15e	469	#define SCB_SHCSR_SYSTICKACT_Msk (1UL << SCB_SHCSR_SYSTICKACT_Pos) /!< SCB SHCSR: SYSTICKACT Mask /
R66Y	0:80df663dd15e	470
R66Y	0:80df663dd15e	471	#define SCB_SHCSR_PENDSVACT_Pos 10 /!< SCB SHCSR: PENDSVACT Position /
R66Y	0:80df663dd15e	472	#define SCB_SHCSR_PENDSVACT_Msk (1UL << SCB_SHCSR_PENDSVACT_Pos) /!< SCB SHCSR: PENDSVACT Mask /
R66Y	0:80df663dd15e	473
R66Y	0:80df663dd15e	474	#define SCB_SHCSR_MONITORACT_Pos 8 /!< SCB SHCSR: MONITORACT Position /
R66Y	0:80df663dd15e	475	#define SCB_SHCSR_MONITORACT_Msk (1UL << SCB_SHCSR_MONITORACT_Pos) /!< SCB SHCSR: MONITORACT Mask /
R66Y	0:80df663dd15e	476
R66Y	0:80df663dd15e	477	#define SCB_SHCSR_SVCALLACT_Pos 7 /!< SCB SHCSR: SVCALLACT Position /
R66Y	0:80df663dd15e	478	#define SCB_SHCSR_SVCALLACT_Msk (1UL << SCB_SHCSR_SVCALLACT_Pos) /!< SCB SHCSR: SVCALLACT Mask /
R66Y	0:80df663dd15e	479
R66Y	0:80df663dd15e	480	#define SCB_SHCSR_USGFAULTACT_Pos 3 /!< SCB SHCSR: USGFAULTACT Position /
R66Y	0:80df663dd15e	481	#define SCB_SHCSR_USGFAULTACT_Msk (1UL << SCB_SHCSR_USGFAULTACT_Pos) /!< SCB SHCSR: USGFAULTACT Mask /
R66Y	0:80df663dd15e	482
R66Y	0:80df663dd15e	483	#define SCB_SHCSR_BUSFAULTACT_Pos 1 /!< SCB SHCSR: BUSFAULTACT Position /
R66Y	0:80df663dd15e	484	#define SCB_SHCSR_BUSFAULTACT_Msk (1UL << SCB_SHCSR_BUSFAULTACT_Pos) /!< SCB SHCSR: BUSFAULTACT Mask /
R66Y	0:80df663dd15e	485
R66Y	0:80df663dd15e	486	#define SCB_SHCSR_MEMFAULTACT_Pos 0 /!< SCB SHCSR: MEMFAULTACT Position /
R66Y	0:80df663dd15e	487	#define SCB_SHCSR_MEMFAULTACT_Msk (1UL << SCB_SHCSR_MEMFAULTACT_Pos) /!< SCB SHCSR: MEMFAULTACT Mask /
R66Y	0:80df663dd15e	488
R66Y	0:80df663dd15e	489	/* SCB Configurable Fault Status Registers Definitions */
R66Y	0:80df663dd15e	490	#define SCB_CFSR_USGFAULTSR_Pos 16 /!< SCB CFSR: Usage Fault Status Register Position /
R66Y	0:80df663dd15e	491	#define SCB_CFSR_USGFAULTSR_Msk (0xFFFFUL << SCB_CFSR_USGFAULTSR_Pos) /!< SCB CFSR: Usage Fault Status Register Mask /
R66Y	0:80df663dd15e	492
R66Y	0:80df663dd15e	493	#define SCB_CFSR_BUSFAULTSR_Pos 8 /!< SCB CFSR: Bus Fault Status Register Position /
R66Y	0:80df663dd15e	494	#define SCB_CFSR_BUSFAULTSR_Msk (0xFFUL << SCB_CFSR_BUSFAULTSR_Pos) /!< SCB CFSR: Bus Fault Status Register Mask /
R66Y	0:80df663dd15e	495
R66Y	0:80df663dd15e	496	#define SCB_CFSR_MEMFAULTSR_Pos 0 /!< SCB CFSR: Memory Manage Fault Status Register Position /
R66Y	0:80df663dd15e	497	#define SCB_CFSR_MEMFAULTSR_Msk (0xFFUL << SCB_CFSR_MEMFAULTSR_Pos) /!< SCB CFSR: Memory Manage Fault Status Register Mask /
R66Y	0:80df663dd15e	498
R66Y	0:80df663dd15e	499	/* SCB Hard Fault Status Registers Definitions */
R66Y	0:80df663dd15e	500	#define SCB_HFSR_DEBUGEVT_Pos 31 /!< SCB HFSR: DEBUGEVT Position /
R66Y	0:80df663dd15e	501	#define SCB_HFSR_DEBUGEVT_Msk (1UL << SCB_HFSR_DEBUGEVT_Pos) /!< SCB HFSR: DEBUGEVT Mask /
R66Y	0:80df663dd15e	502
R66Y	0:80df663dd15e	503	#define SCB_HFSR_FORCED_Pos 30 /!< SCB HFSR: FORCED Position /
R66Y	0:80df663dd15e	504	#define SCB_HFSR_FORCED_Msk (1UL << SCB_HFSR_FORCED_Pos) /!< SCB HFSR: FORCED Mask /
R66Y	0:80df663dd15e	505
R66Y	0:80df663dd15e	506	#define SCB_HFSR_VECTTBL_Pos 1 /!< SCB HFSR: VECTTBL Position /
R66Y	0:80df663dd15e	507	#define SCB_HFSR_VECTTBL_Msk (1UL << SCB_HFSR_VECTTBL_Pos) /!< SCB HFSR: VECTTBL Mask /
R66Y	0:80df663dd15e	508
R66Y	0:80df663dd15e	509	/* SCB Debug Fault Status Register Definitions */
R66Y	0:80df663dd15e	510	#define SCB_DFSR_EXTERNAL_Pos 4 /!< SCB DFSR: EXTERNAL Position /
R66Y	0:80df663dd15e	511	#define SCB_DFSR_EXTERNAL_Msk (1UL << SCB_DFSR_EXTERNAL_Pos) /!< SCB DFSR: EXTERNAL Mask /
R66Y	0:80df663dd15e	512
R66Y	0:80df663dd15e	513	#define SCB_DFSR_VCATCH_Pos 3 /!< SCB DFSR: VCATCH Position /
R66Y	0:80df663dd15e	514	#define SCB_DFSR_VCATCH_Msk (1UL << SCB_DFSR_VCATCH_Pos) /!< SCB DFSR: VCATCH Mask /
R66Y	0:80df663dd15e	515
R66Y	0:80df663dd15e	516	#define SCB_DFSR_DWTTRAP_Pos 2 /!< SCB DFSR: DWTTRAP Position /
R66Y	0:80df663dd15e	517	#define SCB_DFSR_DWTTRAP_Msk (1UL << SCB_DFSR_DWTTRAP_Pos) /!< SCB DFSR: DWTTRAP Mask /
R66Y	0:80df663dd15e	518
R66Y	0:80df663dd15e	519	#define SCB_DFSR_BKPT_Pos 1 /!< SCB DFSR: BKPT Position /
R66Y	0:80df663dd15e	520	#define SCB_DFSR_BKPT_Msk (1UL << SCB_DFSR_BKPT_Pos) /!< SCB DFSR: BKPT Mask /
R66Y	0:80df663dd15e	521
R66Y	0:80df663dd15e	522	#define SCB_DFSR_HALTED_Pos 0 /!< SCB DFSR: HALTED Position /
R66Y	0:80df663dd15e	523	#define SCB_DFSR_HALTED_Msk (1UL << SCB_DFSR_HALTED_Pos) /!< SCB DFSR: HALTED Mask /
R66Y	0:80df663dd15e	524
R66Y	0:80df663dd15e	525	/@} end of group CMSIS_SCB /
R66Y	0:80df663dd15e	526
R66Y	0:80df663dd15e	527
R66Y	0:80df663dd15e	528	/** \ingroup CMSIS_core_register
R66Y	0:80df663dd15e	529	\defgroup CMSIS_SCnSCB System Controls not in SCB (SCnSCB)
R66Y	0:80df663dd15e	530	\brief Type definitions for the System Control and ID Register not in the SCB
R66Y	0:80df663dd15e	531	@{
R66Y	0:80df663dd15e	532	*/
R66Y	0:80df663dd15e	533
R66Y	0:80df663dd15e	534	/** \brief Structure type to access the System Control and ID Register not in the SCB.
R66Y	0:80df663dd15e	535	*/
R66Y	0:80df663dd15e	536	typedef struct
R66Y	0:80df663dd15e	537	{
R66Y	0:80df663dd15e	538	uint32_t RESERVED0[1];
R66Y	0:80df663dd15e	539	__I uint32_t ICTR; /!< Offset: 0x004 (R/ ) Interrupt Controller Type Register /
R66Y	0:80df663dd15e	540	#if ((defined __CM3_REV) && (__CM3_REV >= 0x200))
R66Y	0:80df663dd15e	541	__IO uint32_t ACTLR; /!< Offset: 0x008 (R/W) Auxiliary Control Register /
R66Y	0:80df663dd15e	542	#else
R66Y	0:80df663dd15e	543	uint32_t RESERVED1[1];
R66Y	0:80df663dd15e	544	#endif
R66Y	0:80df663dd15e	545	} SCnSCB_Type;
R66Y	0:80df663dd15e	546
R66Y	0:80df663dd15e	547	/* Interrupt Controller Type Register Definitions */
R66Y	0:80df663dd15e	548	#define SCnSCB_ICTR_INTLINESNUM_Pos 0 /!< ICTR: INTLINESNUM Position /
R66Y	0:80df663dd15e	549	#define SCnSCB_ICTR_INTLINESNUM_Msk (0xFUL << SCnSCB_ICTR_INTLINESNUM_Pos) /!< ICTR: INTLINESNUM Mask /
R66Y	0:80df663dd15e	550
R66Y	0:80df663dd15e	551	/* Auxiliary Control Register Definitions */
R66Y	0:80df663dd15e	552
R66Y	0:80df663dd15e	553	#define SCnSCB_ACTLR_DISFOLD_Pos 2 /!< ACTLR: DISFOLD Position /
R66Y	0:80df663dd15e	554	#define SCnSCB_ACTLR_DISFOLD_Msk (1UL << SCnSCB_ACTLR_DISFOLD_Pos) /!< ACTLR: DISFOLD Mask /
R66Y	0:80df663dd15e	555
R66Y	0:80df663dd15e	556	#define SCnSCB_ACTLR_DISDEFWBUF_Pos 1 /!< ACTLR: DISDEFWBUF Position /
R66Y	0:80df663dd15e	557	#define SCnSCB_ACTLR_DISDEFWBUF_Msk (1UL << SCnSCB_ACTLR_DISDEFWBUF_Pos) /!< ACTLR: DISDEFWBUF Mask /
R66Y	0:80df663dd15e	558
R66Y	0:80df663dd15e	559	#define SCnSCB_ACTLR_DISMCYCINT_Pos 0 /!< ACTLR: DISMCYCINT Position /
R66Y	0:80df663dd15e	560	#define SCnSCB_ACTLR_DISMCYCINT_Msk (1UL << SCnSCB_ACTLR_DISMCYCINT_Pos) /!< ACTLR: DISMCYCINT Mask /
R66Y	0:80df663dd15e	561
R66Y	0:80df663dd15e	562	/@} end of group CMSIS_SCnotSCB /
R66Y	0:80df663dd15e	563
R66Y	0:80df663dd15e	564
R66Y	0:80df663dd15e	565	/** \ingroup CMSIS_core_register
R66Y	0:80df663dd15e	566	\defgroup CMSIS_SysTick System Tick Timer (SysTick)
R66Y	0:80df663dd15e	567	\brief Type definitions for the System Timer Registers.
R66Y	0:80df663dd15e	568	@{
R66Y	0:80df663dd15e	569	*/
R66Y	0:80df663dd15e	570
R66Y	0:80df663dd15e	571	/** \brief Structure type to access the System Timer (SysTick).
R66Y	0:80df663dd15e	572	*/
R66Y	0:80df663dd15e	573	typedef struct
R66Y	0:80df663dd15e	574	{
R66Y	0:80df663dd15e	575	__IO uint32_t CTRL; /!< Offset: 0x000 (R/W) SysTick Control and Status Register /
R66Y	0:80df663dd15e	576	__IO uint32_t LOAD; /!< Offset: 0x004 (R/W) SysTick Reload Value Register /
R66Y	0:80df663dd15e	577	__IO uint32_t VAL; /!< Offset: 0x008 (R/W) SysTick Current Value Register /
R66Y	0:80df663dd15e	578	__I uint32_t CALIB; /!< Offset: 0x00C (R/ ) SysTick Calibration Register /
R66Y	0:80df663dd15e	579	} SysTick_Type;
R66Y	0:80df663dd15e	580
R66Y	0:80df663dd15e	581	/* SysTick Control / Status Register Definitions */
R66Y	0:80df663dd15e	582	#define SysTick_CTRL_COUNTFLAG_Pos 16 /!< SysTick CTRL: COUNTFLAG Position /
R66Y	0:80df663dd15e	583	#define SysTick_CTRL_COUNTFLAG_Msk (1UL << SysTick_CTRL_COUNTFLAG_Pos) /!< SysTick CTRL: COUNTFLAG Mask /
R66Y	0:80df663dd15e	584
R66Y	0:80df663dd15e	585	#define SysTick_CTRL_CLKSOURCE_Pos 2 /!< SysTick CTRL: CLKSOURCE Position /
R66Y	0:80df663dd15e	586	#define SysTick_CTRL_CLKSOURCE_Msk (1UL << SysTick_CTRL_CLKSOURCE_Pos) /!< SysTick CTRL: CLKSOURCE Mask /
R66Y	0:80df663dd15e	587
R66Y	0:80df663dd15e	588	#define SysTick_CTRL_TICKINT_Pos 1 /!< SysTick CTRL: TICKINT Position /
R66Y	0:80df663dd15e	589	#define SysTick_CTRL_TICKINT_Msk (1UL << SysTick_CTRL_TICKINT_Pos) /!< SysTick CTRL: TICKINT Mask /
R66Y	0:80df663dd15e	590
R66Y	0:80df663dd15e	591	#define SysTick_CTRL_ENABLE_Pos 0 /!< SysTick CTRL: ENABLE Position /
R66Y	0:80df663dd15e	592	#define SysTick_CTRL_ENABLE_Msk (1UL << SysTick_CTRL_ENABLE_Pos) /!< SysTick CTRL: ENABLE Mask /
R66Y	0:80df663dd15e	593
R66Y	0:80df663dd15e	594	/* SysTick Reload Register Definitions */
R66Y	0:80df663dd15e	595	#define SysTick_LOAD_RELOAD_Pos 0 /!< SysTick LOAD: RELOAD Position /
R66Y	0:80df663dd15e	596	#define SysTick_LOAD_RELOAD_Msk (0xFFFFFFUL << SysTick_LOAD_RELOAD_Pos) /!< SysTick LOAD: RELOAD Mask /
R66Y	0:80df663dd15e	597
R66Y	0:80df663dd15e	598	/* SysTick Current Register Definitions */
R66Y	0:80df663dd15e	599	#define SysTick_VAL_CURRENT_Pos 0 /!< SysTick VAL: CURRENT Position /
R66Y	0:80df663dd15e	600	#define SysTick_VAL_CURRENT_Msk (0xFFFFFFUL << SysTick_VAL_CURRENT_Pos) /!< SysTick VAL: CURRENT Mask /
R66Y	0:80df663dd15e	601
R66Y	0:80df663dd15e	602	/* SysTick Calibration Register Definitions */
R66Y	0:80df663dd15e	603	#define SysTick_CALIB_NOREF_Pos 31 /!< SysTick CALIB: NOREF Position /
R66Y	0:80df663dd15e	604	#define SysTick_CALIB_NOREF_Msk (1UL << SysTick_CALIB_NOREF_Pos) /!< SysTick CALIB: NOREF Mask /
R66Y	0:80df663dd15e	605
R66Y	0:80df663dd15e	606	#define SysTick_CALIB_SKEW_Pos 30 /!< SysTick CALIB: SKEW Position /
R66Y	0:80df663dd15e	607	#define SysTick_CALIB_SKEW_Msk (1UL << SysTick_CALIB_SKEW_Pos) /!< SysTick CALIB: SKEW Mask /
R66Y	0:80df663dd15e	608
R66Y	0:80df663dd15e	609	#define SysTick_CALIB_TENMS_Pos 0 /!< SysTick CALIB: TENMS Position /
R66Y	0:80df663dd15e	610	#define SysTick_CALIB_TENMS_Msk (0xFFFFFFUL << SysTick_VAL_CURRENT_Pos) /!< SysTick CALIB: TENMS Mask /
R66Y	0:80df663dd15e	611
R66Y	0:80df663dd15e	612	/@} end of group CMSIS_SysTick /
R66Y	0:80df663dd15e	613
R66Y	0:80df663dd15e	614
R66Y	0:80df663dd15e	615	/** \ingroup CMSIS_core_register
R66Y	0:80df663dd15e	616	\defgroup CMSIS_ITM Instrumentation Trace Macrocell (ITM)
R66Y	0:80df663dd15e	617	\brief Type definitions for the Instrumentation Trace Macrocell (ITM)
R66Y	0:80df663dd15e	618	@{
R66Y	0:80df663dd15e	619	*/
R66Y	0:80df663dd15e	620
R66Y	0:80df663dd15e	621	/** \brief Structure type to access the Instrumentation Trace Macrocell Register (ITM).
R66Y	0:80df663dd15e	622	*/
R66Y	0:80df663dd15e	623	typedef struct
R66Y	0:80df663dd15e	624	{
R66Y	0:80df663dd15e	625	__O union
R66Y	0:80df663dd15e	626	{
R66Y	0:80df663dd15e	627	__O uint8_t u8; /!< Offset: 0x000 ( /W) ITM Stimulus Port 8-bit /
R66Y	0:80df663dd15e	628	__O uint16_t u16; /!< Offset: 0x000 ( /W) ITM Stimulus Port 16-bit /
R66Y	0:80df663dd15e	629	__O uint32_t u32; /!< Offset: 0x000 ( /W) ITM Stimulus Port 32-bit /
R66Y	0:80df663dd15e	630	} PORT [32]; /!< Offset: 0x000 ( /W) ITM Stimulus Port Registers /
R66Y	0:80df663dd15e	631	uint32_t RESERVED0[864];
R66Y	0:80df663dd15e	632	__IO uint32_t TER; /!< Offset: 0xE00 (R/W) ITM Trace Enable Register /
R66Y	0:80df663dd15e	633	uint32_t RESERVED1[15];
R66Y	0:80df663dd15e	634	__IO uint32_t TPR; /!< Offset: 0xE40 (R/W) ITM Trace Privilege Register /
R66Y	0:80df663dd15e	635	uint32_t RESERVED2[15];
R66Y	0:80df663dd15e	636	__IO uint32_t TCR; /!< Offset: 0xE80 (R/W) ITM Trace Control Register /
R66Y	0:80df663dd15e	637	} ITM_Type;
R66Y	0:80df663dd15e	638
R66Y	0:80df663dd15e	639	/* ITM Trace Privilege Register Definitions */
R66Y	0:80df663dd15e	640	#define ITM_TPR_PRIVMASK_Pos 0 /!< ITM TPR: PRIVMASK Position /
R66Y	0:80df663dd15e	641	#define ITM_TPR_PRIVMASK_Msk (0xFUL << ITM_TPR_PRIVMASK_Pos) /!< ITM TPR: PRIVMASK Mask /
R66Y	0:80df663dd15e	642
R66Y	0:80df663dd15e	643	/* ITM Trace Control Register Definitions */
R66Y	0:80df663dd15e	644	#define ITM_TCR_BUSY_Pos 23 /!< ITM TCR: BUSY Position /
R66Y	0:80df663dd15e	645	#define ITM_TCR_BUSY_Msk (1UL << ITM_TCR_BUSY_Pos) /!< ITM TCR: BUSY Mask /
R66Y	0:80df663dd15e	646
R66Y	0:80df663dd15e	647	#define ITM_TCR_TraceBusID_Pos 16 /!< ITM TCR: ATBID Position /
R66Y	0:80df663dd15e	648	#define ITM_TCR_TraceBusID_Msk (0x7FUL << ITM_TCR_TraceBusID_Pos) /!< ITM TCR: ATBID Mask /
R66Y	0:80df663dd15e	649
R66Y	0:80df663dd15e	650	#define ITM_TCR_GTSFREQ_Pos 10 /!< ITM TCR: Global timestamp frequency Position /
R66Y	0:80df663dd15e	651	#define ITM_TCR_GTSFREQ_Msk (3UL << ITM_TCR_GTSFREQ_Pos) /!< ITM TCR: Global timestamp frequency Mask /
R66Y	0:80df663dd15e	652
R66Y	0:80df663dd15e	653	#define ITM_TCR_TSPrescale_Pos 8 /!< ITM TCR: TSPrescale Position /
R66Y	0:80df663dd15e	654	#define ITM_TCR_TSPrescale_Msk (3UL << ITM_TCR_TSPrescale_Pos) /!< ITM TCR: TSPrescale Mask /
R66Y	0:80df663dd15e	655
R66Y	0:80df663dd15e	656	#define ITM_TCR_SWOENA_Pos 4 /!< ITM TCR: SWOENA Position /
R66Y	0:80df663dd15e	657	#define ITM_TCR_SWOENA_Msk (1UL << ITM_TCR_SWOENA_Pos) /!< ITM TCR: SWOENA Mask /
R66Y	0:80df663dd15e	658
R66Y	0:80df663dd15e	659	#define ITM_TCR_TXENA_Pos 3 /!< ITM TCR: TXENA Position /
R66Y	0:80df663dd15e	660	#define ITM_TCR_TXENA_Msk (1UL << ITM_TCR_TXENA_Pos) /!< ITM TCR: TXENA Mask /
R66Y	0:80df663dd15e	661
R66Y	0:80df663dd15e	662	#define ITM_TCR_SYNCENA_Pos 2 /!< ITM TCR: SYNCENA Position /
R66Y	0:80df663dd15e	663	#define ITM_TCR_SYNCENA_Msk (1UL << ITM_TCR_SYNCENA_Pos) /!< ITM TCR: SYNCENA Mask /
R66Y	0:80df663dd15e	664
R66Y	0:80df663dd15e	665	#define ITM_TCR_TSENA_Pos 1 /!< ITM TCR: TSENA Position /
R66Y	0:80df663dd15e	666	#define ITM_TCR_TSENA_Msk (1UL << ITM_TCR_TSENA_Pos) /!< ITM TCR: TSENA Mask /
R66Y	0:80df663dd15e	667
R66Y	0:80df663dd15e	668	#define ITM_TCR_ITMENA_Pos 0 /!< ITM TCR: ITM Enable bit Position /
R66Y	0:80df663dd15e	669	#define ITM_TCR_ITMENA_Msk (1UL << ITM_TCR_ITMENA_Pos) /!< ITM TCR: ITM Enable bit Mask /
R66Y	0:80df663dd15e	670
R66Y	0:80df663dd15e	671	/@}/ /* end of group CMSIS_ITM */
R66Y	0:80df663dd15e	672
R66Y	0:80df663dd15e	673
R66Y	0:80df663dd15e	674	/** \ingroup CMSIS_core_register
R66Y	0:80df663dd15e	675	\defgroup CMSIS_DWT Data Watchpoint and Trace (DWT)
R66Y	0:80df663dd15e	676	\brief Type definitions for the Data Watchpoint and Trace (DWT)
R66Y	0:80df663dd15e	677	@{
R66Y	0:80df663dd15e	678	*/
R66Y	0:80df663dd15e	679
R66Y	0:80df663dd15e	680	/** \brief Structure type to access the Data Watchpoint and Trace Register (DWT).
R66Y	0:80df663dd15e	681	*/
R66Y	0:80df663dd15e	682	typedef struct
R66Y	0:80df663dd15e	683	{
R66Y	0:80df663dd15e	684	__IO uint32_t CTRL; /!< Offset: 0x000 (R/W) Control Register /
R66Y	0:80df663dd15e	685	__IO uint32_t CYCCNT; /!< Offset: 0x004 (R/W) Cycle Count Register /
R66Y	0:80df663dd15e	686	__IO uint32_t CPICNT; /!< Offset: 0x008 (R/W) CPI Count Register /
R66Y	0:80df663dd15e	687	__IO uint32_t EXCCNT; /!< Offset: 0x00C (R/W) Exception Overhead Count Register /
R66Y	0:80df663dd15e	688	__IO uint32_t SLEEPCNT; /!< Offset: 0x010 (R/W) Sleep Count Register /
R66Y	0:80df663dd15e	689	__IO uint32_t LSUCNT; /!< Offset: 0x014 (R/W) LSU Count Register /
R66Y	0:80df663dd15e	690	__IO uint32_t FOLDCNT; /!< Offset: 0x018 (R/W) Folded-instruction Count Register /
R66Y	0:80df663dd15e	691	__I uint32_t PCSR; /!< Offset: 0x01C (R/ ) Program Counter Sample Register /
R66Y	0:80df663dd15e	692	__IO uint32_t COMP0; /!< Offset: 0x020 (R/W) Comparator Register 0 /
R66Y	0:80df663dd15e	693	__IO uint32_t MASK0; /!< Offset: 0x024 (R/W) Mask Register 0 /
R66Y	0:80df663dd15e	694	__IO uint32_t FUNCTION0; /!< Offset: 0x028 (R/W) Function Register 0 /
R66Y	0:80df663dd15e	695	uint32_t RESERVED0[1];
R66Y	0:80df663dd15e	696	__IO uint32_t COMP1; /!< Offset: 0x030 (R/W) Comparator Register 1 /
R66Y	0:80df663dd15e	697	__IO uint32_t MASK1; /!< Offset: 0x034 (R/W) Mask Register 1 /
R66Y	0:80df663dd15e	698	__IO uint32_t FUNCTION1; /!< Offset: 0x038 (R/W) Function Register 1 /
R66Y	0:80df663dd15e	699	uint32_t RESERVED1[1];
R66Y	0:80df663dd15e	700	__IO uint32_t COMP2; /!< Offset: 0x040 (R/W) Comparator Register 2 /
R66Y	0:80df663dd15e	701	__IO uint32_t MASK2; /!< Offset: 0x044 (R/W) Mask Register 2 /
R66Y	0:80df663dd15e	702	__IO uint32_t FUNCTION2; /!< Offset: 0x048 (R/W) Function Register 2 /
R66Y	0:80df663dd15e	703	uint32_t RESERVED2[1];
R66Y	0:80df663dd15e	704	__IO uint32_t COMP3; /!< Offset: 0x050 (R/W) Comparator Register 3 /
R66Y	0:80df663dd15e	705	__IO uint32_t MASK3; /!< Offset: 0x054 (R/W) Mask Register 3 /
R66Y	0:80df663dd15e	706	__IO uint32_t FUNCTION3; /!< Offset: 0x058 (R/W) Function Register 3 /
R66Y	0:80df663dd15e	707	} DWT_Type;
R66Y	0:80df663dd15e	708
R66Y	0:80df663dd15e	709	/* DWT Control Register Definitions */
R66Y	0:80df663dd15e	710	#define DWT_CTRL_NUMCOMP_Pos 28 /!< DWT CTRL: NUMCOMP Position /
R66Y	0:80df663dd15e	711	#define DWT_CTRL_NUMCOMP_Msk (0xFUL << DWT_CTRL_NUMCOMP_Pos) /!< DWT CTRL: NUMCOMP Mask /
R66Y	0:80df663dd15e	712
R66Y	0:80df663dd15e	713	#define DWT_CTRL_NOTRCPKT_Pos 27 /!< DWT CTRL: NOTRCPKT Position /
R66Y	0:80df663dd15e	714	#define DWT_CTRL_NOTRCPKT_Msk (0x1UL << DWT_CTRL_NOTRCPKT_Pos) /!< DWT CTRL: NOTRCPKT Mask /
R66Y	0:80df663dd15e	715
R66Y	0:80df663dd15e	716	#define DWT_CTRL_NOEXTTRIG_Pos 26 /!< DWT CTRL: NOEXTTRIG Position /
R66Y	0:80df663dd15e	717	#define DWT_CTRL_NOEXTTRIG_Msk (0x1UL << DWT_CTRL_NOEXTTRIG_Pos) /!< DWT CTRL: NOEXTTRIG Mask /
R66Y	0:80df663dd15e	718
R66Y	0:80df663dd15e	719	#define DWT_CTRL_NOCYCCNT_Pos 25 /!< DWT CTRL: NOCYCCNT Position /
R66Y	0:80df663dd15e	720	#define DWT_CTRL_NOCYCCNT_Msk (0x1UL << DWT_CTRL_NOCYCCNT_Pos) /!< DWT CTRL: NOCYCCNT Mask /
R66Y	0:80df663dd15e	721
R66Y	0:80df663dd15e	722	#define DWT_CTRL_NOPRFCNT_Pos 24 /!< DWT CTRL: NOPRFCNT Position /
R66Y	0:80df663dd15e	723	#define DWT_CTRL_NOPRFCNT_Msk (0x1UL << DWT_CTRL_NOPRFCNT_Pos) /!< DWT CTRL: NOPRFCNT Mask /
R66Y	0:80df663dd15e	724
R66Y	0:80df663dd15e	725	#define DWT_CTRL_CYCEVTENA_Pos 22 /!< DWT CTRL: CYCEVTENA Position /
R66Y	0:80df663dd15e	726	#define DWT_CTRL_CYCEVTENA_Msk (0x1UL << DWT_CTRL_CYCEVTENA_Pos) /!< DWT CTRL: CYCEVTENA Mask /
R66Y	0:80df663dd15e	727
R66Y	0:80df663dd15e	728	#define DWT_CTRL_FOLDEVTENA_Pos 21 /!< DWT CTRL: FOLDEVTENA Position /
R66Y	0:80df663dd15e	729	#define DWT_CTRL_FOLDEVTENA_Msk (0x1UL << DWT_CTRL_FOLDEVTENA_Pos) /!< DWT CTRL: FOLDEVTENA Mask /
R66Y	0:80df663dd15e	730
R66Y	0:80df663dd15e	731	#define DWT_CTRL_LSUEVTENA_Pos 20 /!< DWT CTRL: LSUEVTENA Position /
R66Y	0:80df663dd15e	732	#define DWT_CTRL_LSUEVTENA_Msk (0x1UL << DWT_CTRL_LSUEVTENA_Pos) /!< DWT CTRL: LSUEVTENA Mask /
R66Y	0:80df663dd15e	733
R66Y	0:80df663dd15e	734	#define DWT_CTRL_SLEEPEVTENA_Pos 19 /!< DWT CTRL: SLEEPEVTENA Position /
R66Y	0:80df663dd15e	735	#define DWT_CTRL_SLEEPEVTENA_Msk (0x1UL << DWT_CTRL_SLEEPEVTENA_Pos) /!< DWT CTRL: SLEEPEVTENA Mask /
R66Y	0:80df663dd15e	736
R66Y	0:80df663dd15e	737	#define DWT_CTRL_EXCEVTENA_Pos 18 /!< DWT CTRL: EXCEVTENA Position /
R66Y	0:80df663dd15e	738	#define DWT_CTRL_EXCEVTENA_Msk (0x1UL << DWT_CTRL_EXCEVTENA_Pos) /!< DWT CTRL: EXCEVTENA Mask /
R66Y	0:80df663dd15e	739
R66Y	0:80df663dd15e	740	#define DWT_CTRL_CPIEVTENA_Pos 17 /!< DWT CTRL: CPIEVTENA Position /
R66Y	0:80df663dd15e	741	#define DWT_CTRL_CPIEVTENA_Msk (0x1UL << DWT_CTRL_CPIEVTENA_Pos) /!< DWT CTRL: CPIEVTENA Mask /
R66Y	0:80df663dd15e	742
R66Y	0:80df663dd15e	743	#define DWT_CTRL_EXCTRCENA_Pos 16 /!< DWT CTRL: EXCTRCENA Position /
R66Y	0:80df663dd15e	744	#define DWT_CTRL_EXCTRCENA_Msk (0x1UL << DWT_CTRL_EXCTRCENA_Pos) /!< DWT CTRL: EXCTRCENA Mask /
R66Y	0:80df663dd15e	745
R66Y	0:80df663dd15e	746	#define DWT_CTRL_PCSAMPLENA_Pos 12 /!< DWT CTRL: PCSAMPLENA Position /
R66Y	0:80df663dd15e	747	#define DWT_CTRL_PCSAMPLENA_Msk (0x1UL << DWT_CTRL_PCSAMPLENA_Pos) /!< DWT CTRL: PCSAMPLENA Mask /
R66Y	0:80df663dd15e	748
R66Y	0:80df663dd15e	749	#define DWT_CTRL_SYNCTAP_Pos 10 /!< DWT CTRL: SYNCTAP Position /
R66Y	0:80df663dd15e	750	#define DWT_CTRL_SYNCTAP_Msk (0x3UL << DWT_CTRL_SYNCTAP_Pos) /!< DWT CTRL: SYNCTAP Mask /
R66Y	0:80df663dd15e	751
R66Y	0:80df663dd15e	752	#define DWT_CTRL_CYCTAP_Pos 9 /!< DWT CTRL: CYCTAP Position /
R66Y	0:80df663dd15e	753	#define DWT_CTRL_CYCTAP_Msk (0x1UL << DWT_CTRL_CYCTAP_Pos) /!< DWT CTRL: CYCTAP Mask /
R66Y	0:80df663dd15e	754
R66Y	0:80df663dd15e	755	#define DWT_CTRL_POSTINIT_Pos 5 /!< DWT CTRL: POSTINIT Position /
R66Y	0:80df663dd15e	756	#define DWT_CTRL_POSTINIT_Msk (0xFUL << DWT_CTRL_POSTINIT_Pos) /!< DWT CTRL: POSTINIT Mask /
R66Y	0:80df663dd15e	757
R66Y	0:80df663dd15e	758	#define DWT_CTRL_POSTPRESET_Pos 1 /!< DWT CTRL: POSTPRESET Position /
R66Y	0:80df663dd15e	759	#define DWT_CTRL_POSTPRESET_Msk (0xFUL << DWT_CTRL_POSTPRESET_Pos) /!< DWT CTRL: POSTPRESET Mask /
R66Y	0:80df663dd15e	760
R66Y	0:80df663dd15e	761	#define DWT_CTRL_CYCCNTENA_Pos 0 /!< DWT CTRL: CYCCNTENA Position /
R66Y	0:80df663dd15e	762	#define DWT_CTRL_CYCCNTENA_Msk (0x1UL << DWT_CTRL_CYCCNTENA_Pos) /!< DWT CTRL: CYCCNTENA Mask /
R66Y	0:80df663dd15e	763
R66Y	0:80df663dd15e	764	/* DWT CPI Count Register Definitions */
R66Y	0:80df663dd15e	765	#define DWT_CPICNT_CPICNT_Pos 0 /!< DWT CPICNT: CPICNT Position /
R66Y	0:80df663dd15e	766	#define DWT_CPICNT_CPICNT_Msk (0xFFUL << DWT_CPICNT_CPICNT_Pos) /!< DWT CPICNT: CPICNT Mask /
R66Y	0:80df663dd15e	767
R66Y	0:80df663dd15e	768	/* DWT Exception Overhead Count Register Definitions */
R66Y	0:80df663dd15e	769	#define DWT_EXCCNT_EXCCNT_Pos 0 /!< DWT EXCCNT: EXCCNT Position /
R66Y	0:80df663dd15e	770	#define DWT_EXCCNT_EXCCNT_Msk (0xFFUL << DWT_EXCCNT_EXCCNT_Pos) /!< DWT EXCCNT: EXCCNT Mask /
R66Y	0:80df663dd15e	771
R66Y	0:80df663dd15e	772	/* DWT Sleep Count Register Definitions */
R66Y	0:80df663dd15e	773	#define DWT_SLEEPCNT_SLEEPCNT_Pos 0 /!< DWT SLEEPCNT: SLEEPCNT Position /
R66Y	0:80df663dd15e	774	#define DWT_SLEEPCNT_SLEEPCNT_Msk (0xFFUL << DWT_SLEEPCNT_SLEEPCNT_Pos) /!< DWT SLEEPCNT: SLEEPCNT Mask /
R66Y	0:80df663dd15e	775
R66Y	0:80df663dd15e	776	/* DWT LSU Count Register Definitions */
R66Y	0:80df663dd15e	777	#define DWT_LSUCNT_LSUCNT_Pos 0 /!< DWT LSUCNT: LSUCNT Position /
R66Y	0:80df663dd15e	778	#define DWT_LSUCNT_LSUCNT_Msk (0xFFUL << DWT_LSUCNT_LSUCNT_Pos) /!< DWT LSUCNT: LSUCNT Mask /
R66Y	0:80df663dd15e	779
R66Y	0:80df663dd15e	780	/* DWT Folded-instruction Count Register Definitions */
R66Y	0:80df663dd15e	781	#define DWT_FOLDCNT_FOLDCNT_Pos 0 /!< DWT FOLDCNT: FOLDCNT Position /
R66Y	0:80df663dd15e	782	#define DWT_FOLDCNT_FOLDCNT_Msk (0xFFUL << DWT_FOLDCNT_FOLDCNT_Pos) /!< DWT FOLDCNT: FOLDCNT Mask /
R66Y	0:80df663dd15e	783
R66Y	0:80df663dd15e	784	/* DWT Comparator Mask Register Definitions */
R66Y	0:80df663dd15e	785	#define DWT_MASK_MASK_Pos 0 /!< DWT MASK: MASK Position /
R66Y	0:80df663dd15e	786	#define DWT_MASK_MASK_Msk (0x1FUL << DWT_MASK_MASK_Pos) /!< DWT MASK: MASK Mask /
R66Y	0:80df663dd15e	787
R66Y	0:80df663dd15e	788	/* DWT Comparator Function Register Definitions */
R66Y	0:80df663dd15e	789	#define DWT_FUNCTION_MATCHED_Pos 24 /!< DWT FUNCTION: MATCHED Position /
R66Y	0:80df663dd15e	790	#define DWT_FUNCTION_MATCHED_Msk (0x1UL << DWT_FUNCTION_MATCHED_Pos) /!< DWT FUNCTION: MATCHED Mask /
R66Y	0:80df663dd15e	791
R66Y	0:80df663dd15e	792	#define DWT_FUNCTION_DATAVADDR1_Pos 16 /!< DWT FUNCTION: DATAVADDR1 Position /
R66Y	0:80df663dd15e	793	#define DWT_FUNCTION_DATAVADDR1_Msk (0xFUL << DWT_FUNCTION_DATAVADDR1_Pos) /!< DWT FUNCTION: DATAVADDR1 Mask /
R66Y	0:80df663dd15e	794
R66Y	0:80df663dd15e	795	#define DWT_FUNCTION_DATAVADDR0_Pos 12 /!< DWT FUNCTION: DATAVADDR0 Position /
R66Y	0:80df663dd15e	796	#define DWT_FUNCTION_DATAVADDR0_Msk (0xFUL << DWT_FUNCTION_DATAVADDR0_Pos) /!< DWT FUNCTION: DATAVADDR0 Mask /
R66Y	0:80df663dd15e	797
R66Y	0:80df663dd15e	798	#define DWT_FUNCTION_DATAVSIZE_Pos 10 /!< DWT FUNCTION: DATAVSIZE Position /
R66Y	0:80df663dd15e	799	#define DWT_FUNCTION_DATAVSIZE_Msk (0x3UL << DWT_FUNCTION_DATAVSIZE_Pos) /!< DWT FUNCTION: DATAVSIZE Mask /
R66Y	0:80df663dd15e	800
R66Y	0:80df663dd15e	801	#define DWT_FUNCTION_LNK1ENA_Pos 9 /!< DWT FUNCTION: LNK1ENA Position /
R66Y	0:80df663dd15e	802	#define DWT_FUNCTION_LNK1ENA_Msk (0x1UL << DWT_FUNCTION_LNK1ENA_Pos) /!< DWT FUNCTION: LNK1ENA Mask /
R66Y	0:80df663dd15e	803
R66Y	0:80df663dd15e	804	#define DWT_FUNCTION_DATAVMATCH_Pos 8 /!< DWT FUNCTION: DATAVMATCH Position /
R66Y	0:80df663dd15e	805	#define DWT_FUNCTION_DATAVMATCH_Msk (0x1UL << DWT_FUNCTION_DATAVMATCH_Pos) /!< DWT FUNCTION: DATAVMATCH Mask /
R66Y	0:80df663dd15e	806
R66Y	0:80df663dd15e	807	#define DWT_FUNCTION_CYCMATCH_Pos 7 /!< DWT FUNCTION: CYCMATCH Position /
R66Y	0:80df663dd15e	808	#define DWT_FUNCTION_CYCMATCH_Msk (0x1UL << DWT_FUNCTION_CYCMATCH_Pos) /!< DWT FUNCTION: CYCMATCH Mask /
R66Y	0:80df663dd15e	809
R66Y	0:80df663dd15e	810	#define DWT_FUNCTION_EMITRANGE_Pos 5 /!< DWT FUNCTION: EMITRANGE Position /
R66Y	0:80df663dd15e	811	#define DWT_FUNCTION_EMITRANGE_Msk (0x1UL << DWT_FUNCTION_EMITRANGE_Pos) /!< DWT FUNCTION: EMITRANGE Mask /
R66Y	0:80df663dd15e	812
R66Y	0:80df663dd15e	813	#define DWT_FUNCTION_FUNCTION_Pos 0 /!< DWT FUNCTION: FUNCTION Position /
R66Y	0:80df663dd15e	814	#define DWT_FUNCTION_FUNCTION_Msk (0xFUL << DWT_FUNCTION_FUNCTION_Pos) /!< DWT FUNCTION: FUNCTION Mask /
R66Y	0:80df663dd15e	815
R66Y	0:80df663dd15e	816	/@}/ /* end of group CMSIS_DWT */
R66Y	0:80df663dd15e	817
R66Y	0:80df663dd15e	818
R66Y	0:80df663dd15e	819	/** \ingroup CMSIS_core_register
R66Y	0:80df663dd15e	820	\defgroup CMSIS_TPI Trace Port Interface (TPI)
R66Y	0:80df663dd15e	821	\brief Type definitions for the Trace Port Interface (TPI)
R66Y	0:80df663dd15e	822	@{
R66Y	0:80df663dd15e	823	*/
R66Y	0:80df663dd15e	824
R66Y	0:80df663dd15e	825	/** \brief Structure type to access the Trace Port Interface Register (TPI).
R66Y	0:80df663dd15e	826	*/
R66Y	0:80df663dd15e	827	typedef struct
R66Y	0:80df663dd15e	828	{
R66Y	0:80df663dd15e	829	__IO uint32_t SSPSR; /!< Offset: 0x000 (R/ ) Supported Parallel Port Size Register /
R66Y	0:80df663dd15e	830	__IO uint32_t CSPSR; /!< Offset: 0x004 (R/W) Current Parallel Port Size Register /
R66Y	0:80df663dd15e	831	uint32_t RESERVED0[2];
R66Y	0:80df663dd15e	832	__IO uint32_t ACPR; /!< Offset: 0x010 (R/W) Asynchronous Clock Prescaler Register /
R66Y	0:80df663dd15e	833	uint32_t RESERVED1[55];
R66Y	0:80df663dd15e	834	__IO uint32_t SPPR; /!< Offset: 0x0F0 (R/W) Selected Pin Protocol Register /
R66Y	0:80df663dd15e	835	uint32_t RESERVED2[131];
R66Y	0:80df663dd15e	836	__I uint32_t FFSR; /!< Offset: 0x300 (R/ ) Formatter and Flush Status Register /
R66Y	0:80df663dd15e	837	__IO uint32_t FFCR; /!< Offset: 0x304 (R/W) Formatter and Flush Control Register /
R66Y	0:80df663dd15e	838	__I uint32_t FSCR; /!< Offset: 0x308 (R/ ) Formatter Synchronization Counter Register /
R66Y	0:80df663dd15e	839	uint32_t RESERVED3[759];
R66Y	0:80df663dd15e	840	__I uint32_t TRIGGER; /!< Offset: 0xEE8 (R/ ) TRIGGER /
R66Y	0:80df663dd15e	841	__I uint32_t FIFO0; /!< Offset: 0xEEC (R/ ) Integration ETM Data /
R66Y	0:80df663dd15e	842	__I uint32_t ITATBCTR2; /!< Offset: 0xEF0 (R/ ) ITATBCTR2 /
R66Y	0:80df663dd15e	843	uint32_t RESERVED4[1];
R66Y	0:80df663dd15e	844	__I uint32_t ITATBCTR0; /!< Offset: 0xEF8 (R/ ) ITATBCTR0 /
R66Y	0:80df663dd15e	845	__I uint32_t FIFO1; /!< Offset: 0xEFC (R/ ) Integration ITM Data /
R66Y	0:80df663dd15e	846	__IO uint32_t ITCTRL; /!< Offset: 0xF00 (R/W) Integration Mode Control /
R66Y	0:80df663dd15e	847	uint32_t RESERVED5[39];
R66Y	0:80df663dd15e	848	__IO uint32_t CLAIMSET; /!< Offset: 0xFA0 (R/W) Claim tag set /
R66Y	0:80df663dd15e	849	__IO uint32_t CLAIMCLR; /!< Offset: 0xFA4 (R/W) Claim tag clear /
R66Y	0:80df663dd15e	850	uint32_t RESERVED7[8];
R66Y	0:80df663dd15e	851	__I uint32_t DEVID; /!< Offset: 0xFC8 (R/ ) TPIU_DEVID /
R66Y	0:80df663dd15e	852	__I uint32_t DEVTYPE; /!< Offset: 0xFCC (R/ ) TPIU_DEVTYPE /
R66Y	0:80df663dd15e	853	} TPI_Type;
R66Y	0:80df663dd15e	854
R66Y	0:80df663dd15e	855	/* TPI Asynchronous Clock Prescaler Register Definitions */
R66Y	0:80df663dd15e	856	#define TPI_ACPR_PRESCALER_Pos 0 /!< TPI ACPR: PRESCALER Position /
R66Y	0:80df663dd15e	857	#define TPI_ACPR_PRESCALER_Msk (0x1FFFUL << TPI_ACPR_PRESCALER_Pos) /!< TPI ACPR: PRESCALER Mask /
R66Y	0:80df663dd15e	858
R66Y	0:80df663dd15e	859	/* TPI Selected Pin Protocol Register Definitions */
R66Y	0:80df663dd15e	860	#define TPI_SPPR_TXMODE_Pos 0 /!< TPI SPPR: TXMODE Position /
R66Y	0:80df663dd15e	861	#define TPI_SPPR_TXMODE_Msk (0x3UL << TPI_SPPR_TXMODE_Pos) /!< TPI SPPR: TXMODE Mask /
R66Y	0:80df663dd15e	862
R66Y	0:80df663dd15e	863	/* TPI Formatter and Flush Status Register Definitions */
R66Y	0:80df663dd15e	864	#define TPI_FFSR_FtNonStop_Pos 3 /!< TPI FFSR: FtNonStop Position /
R66Y	0:80df663dd15e	865	#define TPI_FFSR_FtNonStop_Msk (0x1UL << TPI_FFSR_FtNonStop_Pos) /!< TPI FFSR: FtNonStop Mask /
R66Y	0:80df663dd15e	866
R66Y	0:80df663dd15e	867	#define TPI_FFSR_TCPresent_Pos 2 /!< TPI FFSR: TCPresent Position /
R66Y	0:80df663dd15e	868	#define TPI_FFSR_TCPresent_Msk (0x1UL << TPI_FFSR_TCPresent_Pos) /!< TPI FFSR: TCPresent Mask /
R66Y	0:80df663dd15e	869
R66Y	0:80df663dd15e	870	#define TPI_FFSR_FtStopped_Pos 1 /!< TPI FFSR: FtStopped Position /
R66Y	0:80df663dd15e	871	#define TPI_FFSR_FtStopped_Msk (0x1UL << TPI_FFSR_FtStopped_Pos) /!< TPI FFSR: FtStopped Mask /
R66Y	0:80df663dd15e	872
R66Y	0:80df663dd15e	873	#define TPI_FFSR_FlInProg_Pos 0 /!< TPI FFSR: FlInProg Position /
R66Y	0:80df663dd15e	874	#define TPI_FFSR_FlInProg_Msk (0x1UL << TPI_FFSR_FlInProg_Pos) /!< TPI FFSR: FlInProg Mask /
R66Y	0:80df663dd15e	875
R66Y	0:80df663dd15e	876	/* TPI Formatter and Flush Control Register Definitions */
R66Y	0:80df663dd15e	877	#define TPI_FFCR_TrigIn_Pos 8 /!< TPI FFCR: TrigIn Position /
R66Y	0:80df663dd15e	878	#define TPI_FFCR_TrigIn_Msk (0x1UL << TPI_FFCR_TrigIn_Pos) /!< TPI FFCR: TrigIn Mask /
R66Y	0:80df663dd15e	879
R66Y	0:80df663dd15e	880	#define TPI_FFCR_EnFCont_Pos 1 /!< TPI FFCR: EnFCont Position /
R66Y	0:80df663dd15e	881	#define TPI_FFCR_EnFCont_Msk (0x1UL << TPI_FFCR_EnFCont_Pos) /!< TPI FFCR: EnFCont Mask /
R66Y	0:80df663dd15e	882
R66Y	0:80df663dd15e	883	/* TPI TRIGGER Register Definitions */
R66Y	0:80df663dd15e	884	#define TPI_TRIGGER_TRIGGER_Pos 0 /!< TPI TRIGGER: TRIGGER Position /
R66Y	0:80df663dd15e	885	#define TPI_TRIGGER_TRIGGER_Msk (0x1UL << TPI_TRIGGER_TRIGGER_Pos) /!< TPI TRIGGER: TRIGGER Mask /
R66Y	0:80df663dd15e	886
R66Y	0:80df663dd15e	887	/* TPI Integration ETM Data Register Definitions (FIFO0) */
R66Y	0:80df663dd15e	888	#define TPI_FIFO0_ITM_ATVALID_Pos 29 /!< TPI FIFO0: ITM_ATVALID Position /
R66Y	0:80df663dd15e	889	#define TPI_FIFO0_ITM_ATVALID_Msk (0x3UL << TPI_FIFO0_ITM_ATVALID_Pos) /!< TPI FIFO0: ITM_ATVALID Mask /
R66Y	0:80df663dd15e	890
R66Y	0:80df663dd15e	891	#define TPI_FIFO0_ITM_bytecount_Pos 27 /!< TPI FIFO0: ITM_bytecount Position /
R66Y	0:80df663dd15e	892	#define TPI_FIFO0_ITM_bytecount_Msk (0x3UL << TPI_FIFO0_ITM_bytecount_Pos) /!< TPI FIFO0: ITM_bytecount Mask /
R66Y	0:80df663dd15e	893
R66Y	0:80df663dd15e	894	#define TPI_FIFO0_ETM_ATVALID_Pos 26 /!< TPI FIFO0: ETM_ATVALID Position /
R66Y	0:80df663dd15e	895	#define TPI_FIFO0_ETM_ATVALID_Msk (0x3UL << TPI_FIFO0_ETM_ATVALID_Pos) /!< TPI FIFO0: ETM_ATVALID Mask /
R66Y	0:80df663dd15e	896
R66Y	0:80df663dd15e	897	#define TPI_FIFO0_ETM_bytecount_Pos 24 /!< TPI FIFO0: ETM_bytecount Position /
R66Y	0:80df663dd15e	898	#define TPI_FIFO0_ETM_bytecount_Msk (0x3UL << TPI_FIFO0_ETM_bytecount_Pos) /!< TPI FIFO0: ETM_bytecount Mask /
R66Y	0:80df663dd15e	899
R66Y	0:80df663dd15e	900	#define TPI_FIFO0_ETM2_Pos 16 /!< TPI FIFO0: ETM2 Position /
R66Y	0:80df663dd15e	901	#define TPI_FIFO0_ETM2_Msk (0xFFUL << TPI_FIFO0_ETM2_Pos) /!< TPI FIFO0: ETM2 Mask /
R66Y	0:80df663dd15e	902
R66Y	0:80df663dd15e	903	#define TPI_FIFO0_ETM1_Pos 8 /!< TPI FIFO0: ETM1 Position /
R66Y	0:80df663dd15e	904	#define TPI_FIFO0_ETM1_Msk (0xFFUL << TPI_FIFO0_ETM1_Pos) /!< TPI FIFO0: ETM1 Mask /
R66Y	0:80df663dd15e	905
R66Y	0:80df663dd15e	906	#define TPI_FIFO0_ETM0_Pos 0 /!< TPI FIFO0: ETM0 Position /
R66Y	0:80df663dd15e	907	#define TPI_FIFO0_ETM0_Msk (0xFFUL << TPI_FIFO0_ETM0_Pos) /!< TPI FIFO0: ETM0 Mask /
R66Y	0:80df663dd15e	908
R66Y	0:80df663dd15e	909	/* TPI ITATBCTR2 Register Definitions */
R66Y	0:80df663dd15e	910	#define TPI_ITATBCTR2_ATREADY_Pos 0 /!< TPI ITATBCTR2: ATREADY Position /
R66Y	0:80df663dd15e	911	#define TPI_ITATBCTR2_ATREADY_Msk (0x1UL << TPI_ITATBCTR2_ATREADY_Pos) /!< TPI ITATBCTR2: ATREADY Mask /
R66Y	0:80df663dd15e	912
R66Y	0:80df663dd15e	913	/* TPI Integration ITM Data Register Definitions (FIFO1) */
R66Y	0:80df663dd15e	914	#define TPI_FIFO1_ITM_ATVALID_Pos 29 /!< TPI FIFO1: ITM_ATVALID Position /
R66Y	0:80df663dd15e	915	#define TPI_FIFO1_ITM_ATVALID_Msk (0x3UL << TPI_FIFO1_ITM_ATVALID_Pos) /!< TPI FIFO1: ITM_ATVALID Mask /
R66Y	0:80df663dd15e	916
R66Y	0:80df663dd15e	917	#define TPI_FIFO1_ITM_bytecount_Pos 27 /!< TPI FIFO1: ITM_bytecount Position /
R66Y	0:80df663dd15e	918	#define TPI_FIFO1_ITM_bytecount_Msk (0x3UL << TPI_FIFO1_ITM_bytecount_Pos) /!< TPI FIFO1: ITM_bytecount Mask /
R66Y	0:80df663dd15e	919
R66Y	0:80df663dd15e	920	#define TPI_FIFO1_ETM_ATVALID_Pos 26 /!< TPI FIFO1: ETM_ATVALID Position /
R66Y	0:80df663dd15e	921	#define TPI_FIFO1_ETM_ATVALID_Msk (0x3UL << TPI_FIFO1_ETM_ATVALID_Pos) /!< TPI FIFO1: ETM_ATVALID Mask /
R66Y	0:80df663dd15e	922
R66Y	0:80df663dd15e	923	#define TPI_FIFO1_ETM_bytecount_Pos 24 /!< TPI FIFO1: ETM_bytecount Position /
R66Y	0:80df663dd15e	924	#define TPI_FIFO1_ETM_bytecount_Msk (0x3UL << TPI_FIFO1_ETM_bytecount_Pos) /!< TPI FIFO1: ETM_bytecount Mask /
R66Y	0:80df663dd15e	925
R66Y	0:80df663dd15e	926	#define TPI_FIFO1_ITM2_Pos 16 /!< TPI FIFO1: ITM2 Position /
R66Y	0:80df663dd15e	927	#define TPI_FIFO1_ITM2_Msk (0xFFUL << TPI_FIFO1_ITM2_Pos) /!< TPI FIFO1: ITM2 Mask /
R66Y	0:80df663dd15e	928
R66Y	0:80df663dd15e	929	#define TPI_FIFO1_ITM1_Pos 8 /!< TPI FIFO1: ITM1 Position /
R66Y	0:80df663dd15e	930	#define TPI_FIFO1_ITM1_Msk (0xFFUL << TPI_FIFO1_ITM1_Pos) /!< TPI FIFO1: ITM1 Mask /
R66Y	0:80df663dd15e	931
R66Y	0:80df663dd15e	932	#define TPI_FIFO1_ITM0_Pos 0 /!< TPI FIFO1: ITM0 Position /
R66Y	0:80df663dd15e	933	#define TPI_FIFO1_ITM0_Msk (0xFFUL << TPI_FIFO1_ITM0_Pos) /!< TPI FIFO1: ITM0 Mask /
R66Y	0:80df663dd15e	934
R66Y	0:80df663dd15e	935	/* TPI ITATBCTR0 Register Definitions */
R66Y	0:80df663dd15e	936	#define TPI_ITATBCTR0_ATREADY_Pos 0 /!< TPI ITATBCTR0: ATREADY Position /
R66Y	0:80df663dd15e	937	#define TPI_ITATBCTR0_ATREADY_Msk (0x1UL << TPI_ITATBCTR0_ATREADY_Pos) /!< TPI ITATBCTR0: ATREADY Mask /
R66Y	0:80df663dd15e	938
R66Y	0:80df663dd15e	939	/* TPI Integration Mode Control Register Definitions */
R66Y	0:80df663dd15e	940	#define TPI_ITCTRL_Mode_Pos 0 /!< TPI ITCTRL: Mode Position /
R66Y	0:80df663dd15e	941	#define TPI_ITCTRL_Mode_Msk (0x1UL << TPI_ITCTRL_Mode_Pos) /!< TPI ITCTRL: Mode Mask /
R66Y	0:80df663dd15e	942
R66Y	0:80df663dd15e	943	/* TPI DEVID Register Definitions */
R66Y	0:80df663dd15e	944	#define TPI_DEVID_NRZVALID_Pos 11 /!< TPI DEVID: NRZVALID Position /
R66Y	0:80df663dd15e	945	#define TPI_DEVID_NRZVALID_Msk (0x1UL << TPI_DEVID_NRZVALID_Pos) /!< TPI DEVID: NRZVALID Mask /
R66Y	0:80df663dd15e	946
R66Y	0:80df663dd15e	947	#define TPI_DEVID_MANCVALID_Pos 10 /!< TPI DEVID: MANCVALID Position /
R66Y	0:80df663dd15e	948	#define TPI_DEVID_MANCVALID_Msk (0x1UL << TPI_DEVID_MANCVALID_Pos) /!< TPI DEVID: MANCVALID Mask /
R66Y	0:80df663dd15e	949
R66Y	0:80df663dd15e	950	#define TPI_DEVID_PTINVALID_Pos 9 /!< TPI DEVID: PTINVALID Position /
R66Y	0:80df663dd15e	951	#define TPI_DEVID_PTINVALID_Msk (0x1UL << TPI_DEVID_PTINVALID_Pos) /!< TPI DEVID: PTINVALID Mask /
R66Y	0:80df663dd15e	952
R66Y	0:80df663dd15e	953	#define TPI_DEVID_MinBufSz_Pos 6 /!< TPI DEVID: MinBufSz Position /
R66Y	0:80df663dd15e	954	#define TPI_DEVID_MinBufSz_Msk (0x7UL << TPI_DEVID_MinBufSz_Pos) /!< TPI DEVID: MinBufSz Mask /
R66Y	0:80df663dd15e	955
R66Y	0:80df663dd15e	956	#define TPI_DEVID_AsynClkIn_Pos 5 /!< TPI DEVID: AsynClkIn Position /
R66Y	0:80df663dd15e	957	#define TPI_DEVID_AsynClkIn_Msk (0x1UL << TPI_DEVID_AsynClkIn_Pos) /!< TPI DEVID: AsynClkIn Mask /
R66Y	0:80df663dd15e	958
R66Y	0:80df663dd15e	959	#define TPI_DEVID_NrTraceInput_Pos 0 /!< TPI DEVID: NrTraceInput Position /
R66Y	0:80df663dd15e	960	#define TPI_DEVID_NrTraceInput_Msk (0x1FUL << TPI_DEVID_NrTraceInput_Pos) /!< TPI DEVID: NrTraceInput Mask /
R66Y	0:80df663dd15e	961
R66Y	0:80df663dd15e	962	/* TPI DEVTYPE Register Definitions */
R66Y	0:80df663dd15e	963	#define TPI_DEVTYPE_SubType_Pos 0 /!< TPI DEVTYPE: SubType Position /
R66Y	0:80df663dd15e	964	#define TPI_DEVTYPE_SubType_Msk (0xFUL << TPI_DEVTYPE_SubType_Pos) /!< TPI DEVTYPE: SubType Mask /
R66Y	0:80df663dd15e	965
R66Y	0:80df663dd15e	966	#define TPI_DEVTYPE_MajorType_Pos 4 /!< TPI DEVTYPE: MajorType Position /
R66Y	0:80df663dd15e	967	#define TPI_DEVTYPE_MajorType_Msk (0xFUL << TPI_DEVTYPE_MajorType_Pos) /!< TPI DEVTYPE: MajorType Mask /
R66Y	0:80df663dd15e	968
R66Y	0:80df663dd15e	969	/@}/ /* end of group CMSIS_TPI */
R66Y	0:80df663dd15e	970
R66Y	0:80df663dd15e	971
R66Y	0:80df663dd15e	972	#if (__MPU_PRESENT == 1)
R66Y	0:80df663dd15e	973	/** \ingroup CMSIS_core_register
R66Y	0:80df663dd15e	974	\defgroup CMSIS_MPU Memory Protection Unit (MPU)
R66Y	0:80df663dd15e	975	\brief Type definitions for the Memory Protection Unit (MPU)
R66Y	0:80df663dd15e	976	@{
R66Y	0:80df663dd15e	977	*/
R66Y	0:80df663dd15e	978
R66Y	0:80df663dd15e	979	/** \brief Structure type to access the Memory Protection Unit (MPU).
R66Y	0:80df663dd15e	980	*/
R66Y	0:80df663dd15e	981	typedef struct
R66Y	0:80df663dd15e	982	{
R66Y	0:80df663dd15e	983	__I uint32_t TYPE; /!< Offset: 0x000 (R/ ) MPU Type Register /
R66Y	0:80df663dd15e	984	__IO uint32_t CTRL; /!< Offset: 0x004 (R/W) MPU Control Register /
R66Y	0:80df663dd15e	985	__IO uint32_t RNR; /!< Offset: 0x008 (R/W) MPU Region RNRber Register /
R66Y	0:80df663dd15e	986	__IO uint32_t RBAR; /!< Offset: 0x00C (R/W) MPU Region Base Address Register /
R66Y	0:80df663dd15e	987	__IO uint32_t RASR; /!< Offset: 0x010 (R/W) MPU Region Attribute and Size Register /
R66Y	0:80df663dd15e	988	__IO uint32_t RBAR_A1; /!< Offset: 0x014 (R/W) MPU Alias 1 Region Base Address Register /
R66Y	0:80df663dd15e	989	__IO uint32_t RASR_A1; /!< Offset: 0x018 (R/W) MPU Alias 1 Region Attribute and Size Register /
R66Y	0:80df663dd15e	990	__IO uint32_t RBAR_A2; /!< Offset: 0x01C (R/W) MPU Alias 2 Region Base Address Register /
R66Y	0:80df663dd15e	991	__IO uint32_t RASR_A2; /!< Offset: 0x020 (R/W) MPU Alias 2 Region Attribute and Size Register /
R66Y	0:80df663dd15e	992	__IO uint32_t RBAR_A3; /!< Offset: 0x024 (R/W) MPU Alias 3 Region Base Address Register /
R66Y	0:80df663dd15e	993	__IO uint32_t RASR_A3; /!< Offset: 0x028 (R/W) MPU Alias 3 Region Attribute and Size Register /
R66Y	0:80df663dd15e	994	} MPU_Type;
R66Y	0:80df663dd15e	995
R66Y	0:80df663dd15e	996	/* MPU Type Register */
R66Y	0:80df663dd15e	997	#define MPU_TYPE_IREGION_Pos 16 /!< MPU TYPE: IREGION Position /
R66Y	0:80df663dd15e	998	#define MPU_TYPE_IREGION_Msk (0xFFUL << MPU_TYPE_IREGION_Pos) /!< MPU TYPE: IREGION Mask /
R66Y	0:80df663dd15e	999
R66Y	0:80df663dd15e	1000	#define MPU_TYPE_DREGION_Pos 8 /!< MPU TYPE: DREGION Position /
R66Y	0:80df663dd15e	1001	#define MPU_TYPE_DREGION_Msk (0xFFUL << MPU_TYPE_DREGION_Pos) /!< MPU TYPE: DREGION Mask /
R66Y	0:80df663dd15e	1002
R66Y	0:80df663dd15e	1003	#define MPU_TYPE_SEPARATE_Pos 0 /!< MPU TYPE: SEPARATE Position /
R66Y	0:80df663dd15e	1004	#define MPU_TYPE_SEPARATE_Msk (1UL << MPU_TYPE_SEPARATE_Pos) /!< MPU TYPE: SEPARATE Mask /
R66Y	0:80df663dd15e	1005
R66Y	0:80df663dd15e	1006	/* MPU Control Register */
R66Y	0:80df663dd15e	1007	#define MPU_CTRL_PRIVDEFENA_Pos 2 /!< MPU CTRL: PRIVDEFENA Position /
R66Y	0:80df663dd15e	1008	#define MPU_CTRL_PRIVDEFENA_Msk (1UL << MPU_CTRL_PRIVDEFENA_Pos) /!< MPU CTRL: PRIVDEFENA Mask /
R66Y	0:80df663dd15e	1009
R66Y	0:80df663dd15e	1010	#define MPU_CTRL_HFNMIENA_Pos 1 /!< MPU CTRL: HFNMIENA Position /
R66Y	0:80df663dd15e	1011	#define MPU_CTRL_HFNMIENA_Msk (1UL << MPU_CTRL_HFNMIENA_Pos) /!< MPU CTRL: HFNMIENA Mask /
R66Y	0:80df663dd15e	1012
R66Y	0:80df663dd15e	1013	#define MPU_CTRL_ENABLE_Pos 0 /!< MPU CTRL: ENABLE Position /
R66Y	0:80df663dd15e	1014	#define MPU_CTRL_ENABLE_Msk (1UL << MPU_CTRL_ENABLE_Pos) /!< MPU CTRL: ENABLE Mask /
R66Y	0:80df663dd15e	1015
R66Y	0:80df663dd15e	1016	/* MPU Region Number Register */
R66Y	0:80df663dd15e	1017	#define MPU_RNR_REGION_Pos 0 /!< MPU RNR: REGION Position /
R66Y	0:80df663dd15e	1018	#define MPU_RNR_REGION_Msk (0xFFUL << MPU_RNR_REGION_Pos) /!< MPU RNR: REGION Mask /
R66Y	0:80df663dd15e	1019
R66Y	0:80df663dd15e	1020	/* MPU Region Base Address Register */
R66Y	0:80df663dd15e	1021	#define MPU_RBAR_ADDR_Pos 5 /!< MPU RBAR: ADDR Position /
R66Y	0:80df663dd15e	1022	#define MPU_RBAR_ADDR_Msk (0x7FFFFFFUL << MPU_RBAR_ADDR_Pos) /!< MPU RBAR: ADDR Mask /
R66Y	0:80df663dd15e	1023
R66Y	0:80df663dd15e	1024	#define MPU_RBAR_VALID_Pos 4 /!< MPU RBAR: VALID Position /
R66Y	0:80df663dd15e	1025	#define MPU_RBAR_VALID_Msk (1UL << MPU_RBAR_VALID_Pos) /!< MPU RBAR: VALID Mask /
R66Y	0:80df663dd15e	1026
R66Y	0:80df663dd15e	1027	#define MPU_RBAR_REGION_Pos 0 /!< MPU RBAR: REGION Position /
R66Y	0:80df663dd15e	1028	#define MPU_RBAR_REGION_Msk (0xFUL << MPU_RBAR_REGION_Pos) /!< MPU RBAR: REGION Mask /
R66Y	0:80df663dd15e	1029
R66Y	0:80df663dd15e	1030	/* MPU Region Attribute and Size Register */
R66Y	0:80df663dd15e	1031	#define MPU_RASR_ATTRS_Pos 16 /!< MPU RASR: MPU Region Attribute field Position /
R66Y	0:80df663dd15e	1032	#define MPU_RASR_ATTRS_Msk (0xFFFFUL << MPU_RASR_ATTRS_Pos) /!< MPU RASR: MPU Region Attribute field Mask /
R66Y	0:80df663dd15e	1033
R66Y	0:80df663dd15e	1034	#define MPU_RASR_SRD_Pos 8 /!< MPU RASR: Sub-Region Disable Position /
R66Y	0:80df663dd15e	1035	#define MPU_RASR_SRD_Msk (0xFFUL << MPU_RASR_SRD_Pos) /!< MPU RASR: Sub-Region Disable Mask /
R66Y	0:80df663dd15e	1036
R66Y	0:80df663dd15e	1037	#define MPU_RASR_SIZE_Pos 1 /!< MPU RASR: Region Size Field Position /
R66Y	0:80df663dd15e	1038	#define MPU_RASR_SIZE_Msk (0x1FUL << MPU_RASR_SIZE_Pos) /!< MPU RASR: Region Size Field Mask /
R66Y	0:80df663dd15e	1039
R66Y	0:80df663dd15e	1040	#define MPU_RASR_ENABLE_Pos 0 /!< MPU RASR: Region enable bit Position /
R66Y	0:80df663dd15e	1041	#define MPU_RASR_ENABLE_Msk (1UL << MPU_RASR_ENABLE_Pos) /!< MPU RASR: Region enable bit Disable Mask /
R66Y	0:80df663dd15e	1042
R66Y	0:80df663dd15e	1043	/@} end of group CMSIS_MPU /
R66Y	0:80df663dd15e	1044	#endif
R66Y	0:80df663dd15e	1045
R66Y	0:80df663dd15e	1046
R66Y	0:80df663dd15e	1047	/** \ingroup CMSIS_core_register
R66Y	0:80df663dd15e	1048	\defgroup CMSIS_CoreDebug Core Debug Registers (CoreDebug)
R66Y	0:80df663dd15e	1049	\brief Type definitions for the Core Debug Registers
R66Y	0:80df663dd15e	1050	@{
R66Y	0:80df663dd15e	1051	*/
R66Y	0:80df663dd15e	1052
R66Y	0:80df663dd15e	1053	/** \brief Structure type to access the Core Debug Register (CoreDebug).
R66Y	0:80df663dd15e	1054	*/
R66Y	0:80df663dd15e	1055	typedef struct
R66Y	0:80df663dd15e	1056	{
R66Y	0:80df663dd15e	1057	__IO uint32_t DHCSR; /!< Offset: 0x000 (R/W) Debug Halting Control and Status Register /
R66Y	0:80df663dd15e	1058	__O uint32_t DCRSR; /!< Offset: 0x004 ( /W) Debug Core Register Selector Register /
R66Y	0:80df663dd15e	1059	__IO uint32_t DCRDR; /!< Offset: 0x008 (R/W) Debug Core Register Data Register /
R66Y	0:80df663dd15e	1060	__IO uint32_t DEMCR; /!< Offset: 0x00C (R/W) Debug Exception and Monitor Control Register /
R66Y	0:80df663dd15e	1061	} CoreDebug_Type;
R66Y	0:80df663dd15e	1062
R66Y	0:80df663dd15e	1063	/* Debug Halting Control and Status Register */
R66Y	0:80df663dd15e	1064	#define CoreDebug_DHCSR_DBGKEY_Pos 16 /!< CoreDebug DHCSR: DBGKEY Position /
R66Y	0:80df663dd15e	1065	#define CoreDebug_DHCSR_DBGKEY_Msk (0xFFFFUL << CoreDebug_DHCSR_DBGKEY_Pos) /!< CoreDebug DHCSR: DBGKEY Mask /
R66Y	0:80df663dd15e	1066
R66Y	0:80df663dd15e	1067	#define CoreDebug_DHCSR_S_RESET_ST_Pos 25 /!< CoreDebug DHCSR: S_RESET_ST Position /
R66Y	0:80df663dd15e	1068	#define CoreDebug_DHCSR_S_RESET_ST_Msk (1UL << CoreDebug_DHCSR_S_RESET_ST_Pos) /!< CoreDebug DHCSR: S_RESET_ST Mask /
R66Y	0:80df663dd15e	1069
R66Y	0:80df663dd15e	1070	#define CoreDebug_DHCSR_S_RETIRE_ST_Pos 24 /!< CoreDebug DHCSR: S_RETIRE_ST Position /
R66Y	0:80df663dd15e	1071	#define CoreDebug_DHCSR_S_RETIRE_ST_Msk (1UL << CoreDebug_DHCSR_S_RETIRE_ST_Pos) /!< CoreDebug DHCSR: S_RETIRE_ST Mask /
R66Y	0:80df663dd15e	1072
R66Y	0:80df663dd15e	1073	#define CoreDebug_DHCSR_S_LOCKUP_Pos 19 /!< CoreDebug DHCSR: S_LOCKUP Position /
R66Y	0:80df663dd15e	1074	#define CoreDebug_DHCSR_S_LOCKUP_Msk (1UL << CoreDebug_DHCSR_S_LOCKUP_Pos) /!< CoreDebug DHCSR: S_LOCKUP Mask /
R66Y	0:80df663dd15e	1075
R66Y	0:80df663dd15e	1076	#define CoreDebug_DHCSR_S_SLEEP_Pos 18 /!< CoreDebug DHCSR: S_SLEEP Position /
R66Y	0:80df663dd15e	1077	#define CoreDebug_DHCSR_S_SLEEP_Msk (1UL << CoreDebug_DHCSR_S_SLEEP_Pos) /!< CoreDebug DHCSR: S_SLEEP Mask /
R66Y	0:80df663dd15e	1078
R66Y	0:80df663dd15e	1079	#define CoreDebug_DHCSR_S_HALT_Pos 17 /!< CoreDebug DHCSR: S_HALT Position /
R66Y	0:80df663dd15e	1080	#define CoreDebug_DHCSR_S_HALT_Msk (1UL << CoreDebug_DHCSR_S_HALT_Pos) /!< CoreDebug DHCSR: S_HALT Mask /
R66Y	0:80df663dd15e	1081
R66Y	0:80df663dd15e	1082	#define CoreDebug_DHCSR_S_REGRDY_Pos 16 /!< CoreDebug DHCSR: S_REGRDY Position /
R66Y	0:80df663dd15e	1083	#define CoreDebug_DHCSR_S_REGRDY_Msk (1UL << CoreDebug_DHCSR_S_REGRDY_Pos) /!< CoreDebug DHCSR: S_REGRDY Mask /
R66Y	0:80df663dd15e	1084
R66Y	0:80df663dd15e	1085	#define CoreDebug_DHCSR_C_SNAPSTALL_Pos 5 /!< CoreDebug DHCSR: C_SNAPSTALL Position /
R66Y	0:80df663dd15e	1086	#define CoreDebug_DHCSR_C_SNAPSTALL_Msk (1UL << CoreDebug_DHCSR_C_SNAPSTALL_Pos) /!< CoreDebug DHCSR: C_SNAPSTALL Mask /
R66Y	0:80df663dd15e	1087
R66Y	0:80df663dd15e	1088	#define CoreDebug_DHCSR_C_MASKINTS_Pos 3 /!< CoreDebug DHCSR: C_MASKINTS Position /
R66Y	0:80df663dd15e	1089	#define CoreDebug_DHCSR_C_MASKINTS_Msk (1UL << CoreDebug_DHCSR_C_MASKINTS_Pos) /!< CoreDebug DHCSR: C_MASKINTS Mask /
R66Y	0:80df663dd15e	1090
R66Y	0:80df663dd15e	1091	#define CoreDebug_DHCSR_C_STEP_Pos 2 /!< CoreDebug DHCSR: C_STEP Position /
R66Y	0:80df663dd15e	1092	#define CoreDebug_DHCSR_C_STEP_Msk (1UL << CoreDebug_DHCSR_C_STEP_Pos) /!< CoreDebug DHCSR: C_STEP Mask /
R66Y	0:80df663dd15e	1093
R66Y	0:80df663dd15e	1094	#define CoreDebug_DHCSR_C_HALT_Pos 1 /!< CoreDebug DHCSR: C_HALT Position /
R66Y	0:80df663dd15e	1095	#define CoreDebug_DHCSR_C_HALT_Msk (1UL << CoreDebug_DHCSR_C_HALT_Pos) /!< CoreDebug DHCSR: C_HALT Mask /
R66Y	0:80df663dd15e	1096
R66Y	0:80df663dd15e	1097	#define CoreDebug_DHCSR_C_DEBUGEN_Pos 0 /!< CoreDebug DHCSR: C_DEBUGEN Position /
R66Y	0:80df663dd15e	1098	#define CoreDebug_DHCSR_C_DEBUGEN_Msk (1UL << CoreDebug_DHCSR_C_DEBUGEN_Pos) /!< CoreDebug DHCSR: C_DEBUGEN Mask /
R66Y	0:80df663dd15e	1099
R66Y	0:80df663dd15e	1100	/* Debug Core Register Selector Register */
R66Y	0:80df663dd15e	1101	#define CoreDebug_DCRSR_REGWnR_Pos 16 /!< CoreDebug DCRSR: REGWnR Position /
R66Y	0:80df663dd15e	1102	#define CoreDebug_DCRSR_REGWnR_Msk (1UL << CoreDebug_DCRSR_REGWnR_Pos) /!< CoreDebug DCRSR: REGWnR Mask /
R66Y	0:80df663dd15e	1103
R66Y	0:80df663dd15e	1104	#define CoreDebug_DCRSR_REGSEL_Pos 0 /!< CoreDebug DCRSR: REGSEL Position /
R66Y	0:80df663dd15e	1105	#define CoreDebug_DCRSR_REGSEL_Msk (0x1FUL << CoreDebug_DCRSR_REGSEL_Pos) /!< CoreDebug DCRSR: REGSEL Mask /
R66Y	0:80df663dd15e	1106
R66Y	0:80df663dd15e	1107	/* Debug Exception and Monitor Control Register */
R66Y	0:80df663dd15e	1108	#define CoreDebug_DEMCR_TRCENA_Pos 24 /!< CoreDebug DEMCR: TRCENA Position /
R66Y	0:80df663dd15e	1109	#define CoreDebug_DEMCR_TRCENA_Msk (1UL << CoreDebug_DEMCR_TRCENA_Pos) /!< CoreDebug DEMCR: TRCENA Mask /
R66Y	0:80df663dd15e	1110
R66Y	0:80df663dd15e	1111	#define CoreDebug_DEMCR_MON_REQ_Pos 19 /!< CoreDebug DEMCR: MON_REQ Position /
R66Y	0:80df663dd15e	1112	#define CoreDebug_DEMCR_MON_REQ_Msk (1UL << CoreDebug_DEMCR_MON_REQ_Pos) /!< CoreDebug DEMCR: MON_REQ Mask /
R66Y	0:80df663dd15e	1113
R66Y	0:80df663dd15e	1114	#define CoreDebug_DEMCR_MON_STEP_Pos 18 /!< CoreDebug DEMCR: MON_STEP Position /
R66Y	0:80df663dd15e	1115	#define CoreDebug_DEMCR_MON_STEP_Msk (1UL << CoreDebug_DEMCR_MON_STEP_Pos) /!< CoreDebug DEMCR: MON_STEP Mask /
R66Y	0:80df663dd15e	1116
R66Y	0:80df663dd15e	1117	#define CoreDebug_DEMCR_MON_PEND_Pos 17 /!< CoreDebug DEMCR: MON_PEND Position /
R66Y	0:80df663dd15e	1118	#define CoreDebug_DEMCR_MON_PEND_Msk (1UL << CoreDebug_DEMCR_MON_PEND_Pos) /!< CoreDebug DEMCR: MON_PEND Mask /
R66Y	0:80df663dd15e	1119
R66Y	0:80df663dd15e	1120	#define CoreDebug_DEMCR_MON_EN_Pos 16 /!< CoreDebug DEMCR: MON_EN Position /
R66Y	0:80df663dd15e	1121	#define CoreDebug_DEMCR_MON_EN_Msk (1UL << CoreDebug_DEMCR_MON_EN_Pos) /!< CoreDebug DEMCR: MON_EN Mask /
R66Y	0:80df663dd15e	1122
R66Y	0:80df663dd15e	1123	#define CoreDebug_DEMCR_VC_HARDERR_Pos 10 /!< CoreDebug DEMCR: VC_HARDERR Position /
R66Y	0:80df663dd15e	1124	#define CoreDebug_DEMCR_VC_HARDERR_Msk (1UL << CoreDebug_DEMCR_VC_HARDERR_Pos) /!< CoreDebug DEMCR: VC_HARDERR Mask /
R66Y	0:80df663dd15e	1125
R66Y	0:80df663dd15e	1126	#define CoreDebug_DEMCR_VC_INTERR_Pos 9 /!< CoreDebug DEMCR: VC_INTERR Position /
R66Y	0:80df663dd15e	1127	#define CoreDebug_DEMCR_VC_INTERR_Msk (1UL << CoreDebug_DEMCR_VC_INTERR_Pos) /!< CoreDebug DEMCR: VC_INTERR Mask /
R66Y	0:80df663dd15e	1128
R66Y	0:80df663dd15e	1129	#define CoreDebug_DEMCR_VC_BUSERR_Pos 8 /!< CoreDebug DEMCR: VC_BUSERR Position /
R66Y	0:80df663dd15e	1130	#define CoreDebug_DEMCR_VC_BUSERR_Msk (1UL << CoreDebug_DEMCR_VC_BUSERR_Pos) /!< CoreDebug DEMCR: VC_BUSERR Mask /
R66Y	0:80df663dd15e	1131
R66Y	0:80df663dd15e	1132	#define CoreDebug_DEMCR_VC_STATERR_Pos 7 /!< CoreDebug DEMCR: VC_STATERR Position /
R66Y	0:80df663dd15e	1133	#define CoreDebug_DEMCR_VC_STATERR_Msk (1UL << CoreDebug_DEMCR_VC_STATERR_Pos) /!< CoreDebug DEMCR: VC_STATERR Mask /
R66Y	0:80df663dd15e	1134
R66Y	0:80df663dd15e	1135	#define CoreDebug_DEMCR_VC_CHKERR_Pos 6 /!< CoreDebug DEMCR: VC_CHKERR Position /
R66Y	0:80df663dd15e	1136	#define CoreDebug_DEMCR_VC_CHKERR_Msk (1UL << CoreDebug_DEMCR_VC_CHKERR_Pos) /!< CoreDebug DEMCR: VC_CHKERR Mask /
R66Y	0:80df663dd15e	1137
R66Y	0:80df663dd15e	1138	#define CoreDebug_DEMCR_VC_NOCPERR_Pos 5 /!< CoreDebug DEMCR: VC_NOCPERR Position /
R66Y	0:80df663dd15e	1139	#define CoreDebug_DEMCR_VC_NOCPERR_Msk (1UL << CoreDebug_DEMCR_VC_NOCPERR_Pos) /!< CoreDebug DEMCR: VC_NOCPERR Mask /
R66Y	0:80df663dd15e	1140
R66Y	0:80df663dd15e	1141	#define CoreDebug_DEMCR_VC_MMERR_Pos 4 /!< CoreDebug DEMCR: VC_MMERR Position /
R66Y	0:80df663dd15e	1142	#define CoreDebug_DEMCR_VC_MMERR_Msk (1UL << CoreDebug_DEMCR_VC_MMERR_Pos) /!< CoreDebug DEMCR: VC_MMERR Mask /
R66Y	0:80df663dd15e	1143
R66Y	0:80df663dd15e	1144	#define CoreDebug_DEMCR_VC_CORERESET_Pos 0 /!< CoreDebug DEMCR: VC_CORERESET Position /
R66Y	0:80df663dd15e	1145	#define CoreDebug_DEMCR_VC_CORERESET_Msk (1UL << CoreDebug_DEMCR_VC_CORERESET_Pos) /!< CoreDebug DEMCR: VC_CORERESET Mask /
R66Y	0:80df663dd15e	1146
R66Y	0:80df663dd15e	1147	/@} end of group CMSIS_CoreDebug /
R66Y	0:80df663dd15e	1148
R66Y	0:80df663dd15e	1149
R66Y	0:80df663dd15e	1150	/** \ingroup CMSIS_core_register
R66Y	0:80df663dd15e	1151	\defgroup CMSIS_core_base Core Definitions
R66Y	0:80df663dd15e	1152	\brief Definitions for base addresses, unions, and structures.
R66Y	0:80df663dd15e	1153	@{
R66Y	0:80df663dd15e	1154	*/
R66Y	0:80df663dd15e	1155
R66Y	0:80df663dd15e	1156	/* Memory mapping of Cortex-M3 Hardware */
R66Y	0:80df663dd15e	1157	#define SCS_BASE (0xE000E000UL) /!< System Control Space Base Address /
R66Y	0:80df663dd15e	1158	#define ITM_BASE (0xE0000000UL) /!< ITM Base Address /
R66Y	0:80df663dd15e	1159	#define DWT_BASE (0xE0001000UL) /!< DWT Base Address /
R66Y	0:80df663dd15e	1160	#define TPI_BASE (0xE0040000UL) /!< TPI Base Address /
R66Y	0:80df663dd15e	1161	#define CoreDebug_BASE (0xE000EDF0UL) /!< Core Debug Base Address /
R66Y	0:80df663dd15e	1162	#define SysTick_BASE (SCS_BASE + 0x0010UL) /!< SysTick Base Address /
R66Y	0:80df663dd15e	1163	#define NVIC_BASE (SCS_BASE + 0x0100UL) /!< NVIC Base Address /
R66Y	0:80df663dd15e	1164	#define SCB_BASE (SCS_BASE + 0x0D00UL) /!< System Control Block Base Address /
R66Y	0:80df663dd15e	1165
R66Y	0:80df663dd15e	1166	#define SCnSCB ((SCnSCB_Type ) SCS_BASE ) /!< System control Register not in SCB */
R66Y	0:80df663dd15e	1167	#define SCB ((SCB_Type ) SCB_BASE ) /!< SCB configuration struct */
R66Y	0:80df663dd15e	1168	#define SysTick ((SysTick_Type ) SysTick_BASE ) /!< SysTick configuration struct */
R66Y	0:80df663dd15e	1169	#define NVIC ((NVIC_Type ) NVIC_BASE ) /!< NVIC configuration struct */
R66Y	0:80df663dd15e	1170	#define ITM ((ITM_Type ) ITM_BASE ) /!< ITM configuration struct */
R66Y	0:80df663dd15e	1171	#define DWT ((DWT_Type ) DWT_BASE ) /!< DWT configuration struct */
R66Y	0:80df663dd15e	1172	#define TPI ((TPI_Type ) TPI_BASE ) /!< TPI configuration struct */
R66Y	0:80df663dd15e	1173	#define CoreDebug ((CoreDebug_Type ) CoreDebug_BASE) /!< Core Debug configuration struct */
R66Y	0:80df663dd15e	1174
R66Y	0:80df663dd15e	1175	#if (__MPU_PRESENT == 1)
R66Y	0:80df663dd15e	1176	#define MPU_BASE (SCS_BASE + 0x0D90UL) /!< Memory Protection Unit /
R66Y	0:80df663dd15e	1177	#define MPU ((MPU_Type ) MPU_BASE ) /!< Memory Protection Unit */
R66Y	0:80df663dd15e	1178	#endif
R66Y	0:80df663dd15e	1179
R66Y	0:80df663dd15e	1180	/@} /
R66Y	0:80df663dd15e	1181
R66Y	0:80df663dd15e	1182
R66Y	0:80df663dd15e	1183
R66Y	0:80df663dd15e	1184	/*******************************************************************************
R66Y	0:80df663dd15e	1185	* Hardware Abstraction Layer
R66Y	0:80df663dd15e	1186	Core Function Interface contains:
R66Y	0:80df663dd15e	1187	- Core NVIC Functions
R66Y	0:80df663dd15e	1188	- Core SysTick Functions
R66Y	0:80df663dd15e	1189	- Core Debug Functions
R66Y	0:80df663dd15e	1190	- Core Register Access Functions
R66Y	0:80df663dd15e	1191	******************************************************************************/
R66Y	0:80df663dd15e	1192	/** \defgroup CMSIS_Core_FunctionInterface Functions and Instructions Reference
R66Y	0:80df663dd15e	1193	*/
R66Y	0:80df663dd15e	1194
R66Y	0:80df663dd15e	1195
R66Y	0:80df663dd15e	1196
R66Y	0:80df663dd15e	1197	/* ########################## NVIC functions #################################### */
R66Y	0:80df663dd15e	1198	/** \ingroup CMSIS_Core_FunctionInterface
R66Y	0:80df663dd15e	1199	\defgroup CMSIS_Core_NVICFunctions NVIC Functions
R66Y	0:80df663dd15e	1200	\brief Functions that manage interrupts and exceptions via the NVIC.
R66Y	0:80df663dd15e	1201	@{
R66Y	0:80df663dd15e	1202	*/
R66Y	0:80df663dd15e	1203
R66Y	0:80df663dd15e	1204	/** \brief Set Priority Grouping
R66Y	0:80df663dd15e	1205
R66Y	0:80df663dd15e	1206	The function sets the priority grouping field using the required unlock sequence.
R66Y	0:80df663dd15e	1207	The parameter PriorityGroup is assigned to the field SCB->AIRCR [10:8] PRIGROUP field.
R66Y	0:80df663dd15e	1208	Only values from 0..7 are used.
R66Y	0:80df663dd15e	1209	In case of a conflict between priority grouping and available
R66Y	0:80df663dd15e	1210	priority bits (__NVIC_PRIO_BITS), the smallest possible priority group is set.
R66Y	0:80df663dd15e	1211
R66Y	0:80df663dd15e	1212	\param [in] PriorityGroup Priority grouping field.
R66Y	0:80df663dd15e	1213	*/
R66Y	0:80df663dd15e	1214	__STATIC_INLINE void NVIC_SetPriorityGrouping(uint32_t PriorityGroup)
R66Y	0:80df663dd15e	1215	{
R66Y	0:80df663dd15e	1216	uint32_t reg_value;
R66Y	0:80df663dd15e	1217	uint32_t PriorityGroupTmp = (PriorityGroup & (uint32_t)0x07); /* only values 0..7 are used */
R66Y	0:80df663dd15e	1218
R66Y	0:80df663dd15e	1219	reg_value = SCB->AIRCR; /* read old register configuration */
R66Y	0:80df663dd15e	1220	reg_value &= ~(SCB_AIRCR_VECTKEY_Msk \| SCB_AIRCR_PRIGROUP_Msk); /* clear bits to change */
R66Y	0:80df663dd15e	1221	reg_value = (reg_value \|
R66Y	0:80df663dd15e	1222	((uint32_t)0x5FA << SCB_AIRCR_VECTKEY_Pos) \|
R66Y	0:80df663dd15e	1223	(PriorityGroupTmp << 8)); /* Insert write key and priorty group */
R66Y	0:80df663dd15e	1224	SCB->AIRCR = reg_value;
R66Y	0:80df663dd15e	1225	}
R66Y	0:80df663dd15e	1226
R66Y	0:80df663dd15e	1227
R66Y	0:80df663dd15e	1228	/** \brief Get Priority Grouping
R66Y	0:80df663dd15e	1229
R66Y	0:80df663dd15e	1230	The function reads the priority grouping field from the NVIC Interrupt Controller.
R66Y	0:80df663dd15e	1231
R66Y	0:80df663dd15e	1232	\return Priority grouping field (SCB->AIRCR [10:8] PRIGROUP field).
R66Y	0:80df663dd15e	1233	*/
R66Y	0:80df663dd15e	1234	__STATIC_INLINE uint32_t NVIC_GetPriorityGrouping(void)
R66Y	0:80df663dd15e	1235	{
R66Y	0:80df663dd15e	1236	return ((SCB->AIRCR & SCB_AIRCR_PRIGROUP_Msk) >> SCB_AIRCR_PRIGROUP_Pos); /* read priority grouping field */
R66Y	0:80df663dd15e	1237	}
R66Y	0:80df663dd15e	1238
R66Y	0:80df663dd15e	1239
R66Y	0:80df663dd15e	1240	/** \brief Enable External Interrupt
R66Y	0:80df663dd15e	1241
R66Y	0:80df663dd15e	1242	The function enables a device-specific interrupt in the NVIC interrupt controller.
R66Y	0:80df663dd15e	1243
R66Y	0:80df663dd15e	1244	\param [in] IRQn External interrupt number. Value cannot be negative.
R66Y	0:80df663dd15e	1245	*/
R66Y	0:80df663dd15e	1246	__STATIC_INLINE void NVIC_EnableIRQ(IRQn_Type IRQn)
R66Y	0:80df663dd15e	1247	{
R66Y	0:80df663dd15e	1248	NVIC->ISER[((uint32_t)(IRQn) >> 5)] = (1 << ((uint32_t)(IRQn) & 0x1F)); /* enable interrupt */
R66Y	0:80df663dd15e	1249	}
R66Y	0:80df663dd15e	1250
R66Y	0:80df663dd15e	1251
R66Y	0:80df663dd15e	1252	/** \brief Disable External Interrupt
R66Y	0:80df663dd15e	1253
R66Y	0:80df663dd15e	1254	The function disables a device-specific interrupt in the NVIC interrupt controller.
R66Y	0:80df663dd15e	1255
R66Y	0:80df663dd15e	1256	\param [in] IRQn External interrupt number. Value cannot be negative.
R66Y	0:80df663dd15e	1257	*/
R66Y	0:80df663dd15e	1258	__STATIC_INLINE void NVIC_DisableIRQ(IRQn_Type IRQn)
R66Y	0:80df663dd15e	1259	{
R66Y	0:80df663dd15e	1260	NVIC->ICER[((uint32_t)(IRQn) >> 5)] = (1 << ((uint32_t)(IRQn) & 0x1F)); /* disable interrupt */
R66Y	0:80df663dd15e	1261	}
R66Y	0:80df663dd15e	1262
R66Y	0:80df663dd15e	1263
R66Y	0:80df663dd15e	1264	/** \brief Get Pending Interrupt
R66Y	0:80df663dd15e	1265
R66Y	0:80df663dd15e	1266	The function reads the pending register in the NVIC and returns the pending bit
R66Y	0:80df663dd15e	1267	for the specified interrupt.
R66Y	0:80df663dd15e	1268
R66Y	0:80df663dd15e	1269	\param [in] IRQn Interrupt number.
R66Y	0:80df663dd15e	1270
R66Y	0:80df663dd15e	1271	\return 0 Interrupt status is not pending.
R66Y	0:80df663dd15e	1272	\return 1 Interrupt status is pending.
R66Y	0:80df663dd15e	1273	*/
R66Y	0:80df663dd15e	1274	__STATIC_INLINE uint32_t NVIC_GetPendingIRQ(IRQn_Type IRQn)
R66Y	0:80df663dd15e	1275	{
R66Y	0:80df663dd15e	1276	return((uint32_t) ((NVIC->ISPR[(uint32_t)(IRQn) >> 5] & (1 << ((uint32_t)(IRQn) & 0x1F)))?1:0)); /* Return 1 if pending else 0 */
R66Y	0:80df663dd15e	1277	}
R66Y	0:80df663dd15e	1278
R66Y	0:80df663dd15e	1279
R66Y	0:80df663dd15e	1280	/** \brief Set Pending Interrupt
R66Y	0:80df663dd15e	1281
R66Y	0:80df663dd15e	1282	The function sets the pending bit of an external interrupt.
R66Y	0:80df663dd15e	1283
R66Y	0:80df663dd15e	1284	\param [in] IRQn Interrupt number. Value cannot be negative.
R66Y	0:80df663dd15e	1285	*/
R66Y	0:80df663dd15e	1286	__STATIC_INLINE void NVIC_SetPendingIRQ(IRQn_Type IRQn)
R66Y	0:80df663dd15e	1287	{
R66Y	0:80df663dd15e	1288	NVIC->ISPR[((uint32_t)(IRQn) >> 5)] = (1 << ((uint32_t)(IRQn) & 0x1F)); /* set interrupt pending */
R66Y	0:80df663dd15e	1289	}
R66Y	0:80df663dd15e	1290
R66Y	0:80df663dd15e	1291
R66Y	0:80df663dd15e	1292	/** \brief Clear Pending Interrupt
R66Y	0:80df663dd15e	1293
R66Y	0:80df663dd15e	1294	The function clears the pending bit of an external interrupt.
R66Y	0:80df663dd15e	1295
R66Y	0:80df663dd15e	1296	\param [in] IRQn External interrupt number. Value cannot be negative.
R66Y	0:80df663dd15e	1297	*/
R66Y	0:80df663dd15e	1298	__STATIC_INLINE void NVIC_ClearPendingIRQ(IRQn_Type IRQn)
R66Y	0:80df663dd15e	1299	{
R66Y	0:80df663dd15e	1300	NVIC->ICPR[((uint32_t)(IRQn) >> 5)] = (1 << ((uint32_t)(IRQn) & 0x1F)); /* Clear pending interrupt */
R66Y	0:80df663dd15e	1301	}
R66Y	0:80df663dd15e	1302
R66Y	0:80df663dd15e	1303
R66Y	0:80df663dd15e	1304	/** \brief Get Active Interrupt
R66Y	0:80df663dd15e	1305
R66Y	0:80df663dd15e	1306	The function reads the active register in NVIC and returns the active bit.
R66Y	0:80df663dd15e	1307
R66Y	0:80df663dd15e	1308	\param [in] IRQn Interrupt number.
R66Y	0:80df663dd15e	1309
R66Y	0:80df663dd15e	1310	\return 0 Interrupt status is not active.
R66Y	0:80df663dd15e	1311	\return 1 Interrupt status is active.
R66Y	0:80df663dd15e	1312	*/
R66Y	0:80df663dd15e	1313	__STATIC_INLINE uint32_t NVIC_GetActive(IRQn_Type IRQn)
R66Y	0:80df663dd15e	1314	{
R66Y	0:80df663dd15e	1315	return((uint32_t)((NVIC->IABR[(uint32_t)(IRQn) >> 5] & (1 << ((uint32_t)(IRQn) & 0x1F)))?1:0)); /* Return 1 if active else 0 */
R66Y	0:80df663dd15e	1316	}
R66Y	0:80df663dd15e	1317
R66Y	0:80df663dd15e	1318
R66Y	0:80df663dd15e	1319	/** \brief Set Interrupt Priority
R66Y	0:80df663dd15e	1320
R66Y	0:80df663dd15e	1321	The function sets the priority of an interrupt.
R66Y	0:80df663dd15e	1322
R66Y	0:80df663dd15e	1323	\note The priority cannot be set for every core interrupt.
R66Y	0:80df663dd15e	1324
R66Y	0:80df663dd15e	1325	\param [in] IRQn Interrupt number.
R66Y	0:80df663dd15e	1326	\param [in] priority Priority to set.
R66Y	0:80df663dd15e	1327	*/
R66Y	0:80df663dd15e	1328	__STATIC_INLINE void NVIC_SetPriority(IRQn_Type IRQn, uint32_t priority)
R66Y	0:80df663dd15e	1329	{
R66Y	0:80df663dd15e	1330	if(IRQn < 0) {
R66Y	0:80df663dd15e	1331	SCB->SHP[((uint32_t)(IRQn) & 0xF)-4] = ((priority << (8 - __NVIC_PRIO_BITS)) & 0xff); } /* set Priority for Cortex-M System Interrupts */
R66Y	0:80df663dd15e	1332	else {
R66Y	0:80df663dd15e	1333	NVIC->IP[(uint32_t)(IRQn)] = ((priority << (8 - __NVIC_PRIO_BITS)) & 0xff); } /* set Priority for device specific Interrupts */
R66Y	0:80df663dd15e	1334	}
R66Y	0:80df663dd15e	1335
R66Y	0:80df663dd15e	1336
R66Y	0:80df663dd15e	1337	/** \brief Get Interrupt Priority
R66Y	0:80df663dd15e	1338
R66Y	0:80df663dd15e	1339	The function reads the priority of an interrupt. The interrupt
R66Y	0:80df663dd15e	1340	number can be positive to specify an external (device specific)
R66Y	0:80df663dd15e	1341	interrupt, or negative to specify an internal (core) interrupt.
R66Y	0:80df663dd15e	1342
R66Y	0:80df663dd15e	1343
R66Y	0:80df663dd15e	1344	\param [in] IRQn Interrupt number.
R66Y	0:80df663dd15e	1345	\return Interrupt Priority. Value is aligned automatically to the implemented
R66Y	0:80df663dd15e	1346	priority bits of the microcontroller.
R66Y	0:80df663dd15e	1347	*/
R66Y	0:80df663dd15e	1348	__STATIC_INLINE uint32_t NVIC_GetPriority(IRQn_Type IRQn)
R66Y	0:80df663dd15e	1349	{
R66Y	0:80df663dd15e	1350
R66Y	0:80df663dd15e	1351	if(IRQn < 0) {
R66Y	0:80df663dd15e	1352	return((uint32_t)(SCB->SHP[((uint32_t)(IRQn) & 0xF)-4] >> (8 - __NVIC_PRIO_BITS))); } /* get priority for Cortex-M system interrupts */
R66Y	0:80df663dd15e	1353	else {
R66Y	0:80df663dd15e	1354	return((uint32_t)(NVIC->IP[(uint32_t)(IRQn)] >> (8 - __NVIC_PRIO_BITS))); } /* get priority for device specific interrupts */
R66Y	0:80df663dd15e	1355	}
R66Y	0:80df663dd15e	1356
R66Y	0:80df663dd15e	1357
R66Y	0:80df663dd15e	1358	/** \brief Encode Priority
R66Y	0:80df663dd15e	1359
R66Y	0:80df663dd15e	1360	The function encodes the priority for an interrupt with the given priority group,
R66Y	0:80df663dd15e	1361	preemptive priority value, and subpriority value.
R66Y	0:80df663dd15e	1362	In case of a conflict between priority grouping and available
R66Y	0:80df663dd15e	1363	priority bits (__NVIC_PRIO_BITS), the samllest possible priority group is set.
R66Y	0:80df663dd15e	1364
R66Y	0:80df663dd15e	1365	\param [in] PriorityGroup Used priority group.
R66Y	0:80df663dd15e	1366	\param [in] PreemptPriority Preemptive priority value (starting from 0).
R66Y	0:80df663dd15e	1367	\param [in] SubPriority Subpriority value (starting from 0).
R66Y	0:80df663dd15e	1368	\return Encoded priority. Value can be used in the function \ref NVIC_SetPriority().
R66Y	0:80df663dd15e	1369	*/
R66Y	0:80df663dd15e	1370	__STATIC_INLINE uint32_t NVIC_EncodePriority (uint32_t PriorityGroup, uint32_t PreemptPriority, uint32_t SubPriority)
R66Y	0:80df663dd15e	1371	{
R66Y	0:80df663dd15e	1372	uint32_t PriorityGroupTmp = (PriorityGroup & 0x07); /* only values 0..7 are used */
R66Y	0:80df663dd15e	1373	uint32_t PreemptPriorityBits;
R66Y	0:80df663dd15e	1374	uint32_t SubPriorityBits;
R66Y	0:80df663dd15e	1375
R66Y	0:80df663dd15e	1376	PreemptPriorityBits = ((7 - PriorityGroupTmp) > __NVIC_PRIO_BITS) ? __NVIC_PRIO_BITS : 7 - PriorityGroupTmp;
R66Y	0:80df663dd15e	1377	SubPriorityBits = ((PriorityGroupTmp + __NVIC_PRIO_BITS) < 7) ? 0 : PriorityGroupTmp - 7 + __NVIC_PRIO_BITS;
R66Y	0:80df663dd15e	1378
R66Y	0:80df663dd15e	1379	return (
R66Y	0:80df663dd15e	1380	((PreemptPriority & ((1 << (PreemptPriorityBits)) - 1)) << SubPriorityBits) \|
R66Y	0:80df663dd15e	1381	((SubPriority & ((1 << (SubPriorityBits )) - 1)))
R66Y	0:80df663dd15e	1382	);
R66Y	0:80df663dd15e	1383	}
R66Y	0:80df663dd15e	1384
R66Y	0:80df663dd15e	1385
R66Y	0:80df663dd15e	1386	/** \brief Decode Priority
R66Y	0:80df663dd15e	1387
R66Y	0:80df663dd15e	1388	The function decodes an interrupt priority value with a given priority group to
R66Y	0:80df663dd15e	1389	preemptive priority value and subpriority value.
R66Y	0:80df663dd15e	1390	In case of a conflict between priority grouping and available
R66Y	0:80df663dd15e	1391	priority bits (__NVIC_PRIO_BITS) the samllest possible priority group is set.
R66Y	0:80df663dd15e	1392
R66Y	0:80df663dd15e	1393	\param [in] Priority Priority value, which can be retrieved with the function \ref NVIC_GetPriority().
R66Y	0:80df663dd15e	1394	\param [in] PriorityGroup Used priority group.
R66Y	0:80df663dd15e	1395	\param [out] pPreemptPriority Preemptive priority value (starting from 0).
R66Y	0:80df663dd15e	1396	\param [out] pSubPriority Subpriority value (starting from 0).
R66Y	0:80df663dd15e	1397	*/
R66Y	0:80df663dd15e	1398	__STATIC_INLINE void NVIC_DecodePriority (uint32_t Priority, uint32_t PriorityGroup, uint32_t* pPreemptPriority, uint32_t* pSubPriority)
R66Y	0:80df663dd15e	1399	{
R66Y	0:80df663dd15e	1400	uint32_t PriorityGroupTmp = (PriorityGroup & 0x07); /* only values 0..7 are used */
R66Y	0:80df663dd15e	1401	uint32_t PreemptPriorityBits;
R66Y	0:80df663dd15e	1402	uint32_t SubPriorityBits;
R66Y	0:80df663dd15e	1403
R66Y	0:80df663dd15e	1404	PreemptPriorityBits = ((7 - PriorityGroupTmp) > __NVIC_PRIO_BITS) ? __NVIC_PRIO_BITS : 7 - PriorityGroupTmp;
R66Y	0:80df663dd15e	1405	SubPriorityBits = ((PriorityGroupTmp + __NVIC_PRIO_BITS) < 7) ? 0 : PriorityGroupTmp - 7 + __NVIC_PRIO_BITS;
R66Y	0:80df663dd15e	1406
R66Y	0:80df663dd15e	1407	*pPreemptPriority = (Priority >> SubPriorityBits) & ((1 << (PreemptPriorityBits)) - 1);
R66Y	0:80df663dd15e	1408	*pSubPriority = (Priority ) & ((1 << (SubPriorityBits )) - 1);
R66Y	0:80df663dd15e	1409	}
R66Y	0:80df663dd15e	1410
R66Y	0:80df663dd15e	1411
R66Y	0:80df663dd15e	1412	/** \brief System Reset
R66Y	0:80df663dd15e	1413
R66Y	0:80df663dd15e	1414	The function initiates a system reset request to reset the MCU.
R66Y	0:80df663dd15e	1415	*/
R66Y	0:80df663dd15e	1416	__STATIC_INLINE void NVIC_SystemReset(void)
R66Y	0:80df663dd15e	1417	{
R66Y	0:80df663dd15e	1418	__DSB(); /* Ensure all outstanding memory accesses included
R66Y	0:80df663dd15e	1419	buffered write are completed before reset */
R66Y	0:80df663dd15e	1420	SCB->AIRCR = ((0x5FA << SCB_AIRCR_VECTKEY_Pos) \|
R66Y	0:80df663dd15e	1421	(SCB->AIRCR & SCB_AIRCR_PRIGROUP_Msk) \|
R66Y	0:80df663dd15e	1422	SCB_AIRCR_SYSRESETREQ_Msk); /* Keep priority group unchanged */
R66Y	0:80df663dd15e	1423	__DSB(); /* Ensure completion of memory access */
R66Y	0:80df663dd15e	1424	while(1); /* wait until reset */
R66Y	0:80df663dd15e	1425	}
R66Y	0:80df663dd15e	1426
R66Y	0:80df663dd15e	1427	/@} end of CMSIS_Core_NVICFunctions /
R66Y	0:80df663dd15e	1428
R66Y	0:80df663dd15e	1429
R66Y	0:80df663dd15e	1430
R66Y	0:80df663dd15e	1431	/* ################################## SysTick function ############################################ */
R66Y	0:80df663dd15e	1432	/** \ingroup CMSIS_Core_FunctionInterface
R66Y	0:80df663dd15e	1433	\defgroup CMSIS_Core_SysTickFunctions SysTick Functions
R66Y	0:80df663dd15e	1434	\brief Functions that configure the System.
R66Y	0:80df663dd15e	1435	@{
R66Y	0:80df663dd15e	1436	*/
R66Y	0:80df663dd15e	1437
R66Y	0:80df663dd15e	1438	#if (__Vendor_SysTickConfig == 0)
R66Y	0:80df663dd15e	1439
R66Y	0:80df663dd15e	1440	/** \brief System Tick Configuration
R66Y	0:80df663dd15e	1441
R66Y	0:80df663dd15e	1442	The function initializes the System Timer and its interrupt, and starts the System Tick Timer.
R66Y	0:80df663dd15e	1443	Counter is in free running mode to generate periodic interrupts.
R66Y	0:80df663dd15e	1444
R66Y	0:80df663dd15e	1445	\param [in] ticks Number of ticks between two interrupts.
R66Y	0:80df663dd15e	1446
R66Y	0:80df663dd15e	1447	\return 0 Function succeeded.
R66Y	0:80df663dd15e	1448	\return 1 Function failed.
R66Y	0:80df663dd15e	1449
R66Y	0:80df663dd15e	1450	\note When the variable <b>__Vendor_SysTickConfig</b> is set to 1, then the
R66Y	0:80df663dd15e	1451	function <b>SysTick_Config</b> is not included. In this case, the file <b><i>device</i>.h</b>
R66Y	0:80df663dd15e	1452	must contain a vendor-specific implementation of this function.
R66Y	0:80df663dd15e	1453
R66Y	0:80df663dd15e	1454	*/
R66Y	0:80df663dd15e	1455	__STATIC_INLINE uint32_t SysTick_Config(uint32_t ticks)
R66Y	0:80df663dd15e	1456	{
R66Y	0:80df663dd15e	1457	if (ticks > SysTick_LOAD_RELOAD_Msk) return (1); /* Reload value impossible */
R66Y	0:80df663dd15e	1458
R66Y	0:80df663dd15e	1459	SysTick->LOAD = (ticks & SysTick_LOAD_RELOAD_Msk) - 1; /* set reload register */
R66Y	0:80df663dd15e	1460	NVIC_SetPriority (SysTick_IRQn, (1<<__NVIC_PRIO_BITS) - 1); /* set Priority for Systick Interrupt */
R66Y	0:80df663dd15e	1461	SysTick->VAL = 0; /* Load the SysTick Counter Value */
R66Y	0:80df663dd15e	1462	SysTick->CTRL = SysTick_CTRL_CLKSOURCE_Msk \|
R66Y	0:80df663dd15e	1463	SysTick_CTRL_TICKINT_Msk \|
R66Y	0:80df663dd15e	1464	SysTick_CTRL_ENABLE_Msk; /* Enable SysTick IRQ and SysTick Timer */
R66Y	0:80df663dd15e	1465	return (0); /* Function successful */
R66Y	0:80df663dd15e	1466	}
R66Y	0:80df663dd15e	1467
R66Y	0:80df663dd15e	1468	#endif
R66Y	0:80df663dd15e	1469
R66Y	0:80df663dd15e	1470	/@} end of CMSIS_Core_SysTickFunctions /
R66Y	0:80df663dd15e	1471
R66Y	0:80df663dd15e	1472
R66Y	0:80df663dd15e	1473
R66Y	0:80df663dd15e	1474	/* ##################################### Debug In/Output function ########################################### */
R66Y	0:80df663dd15e	1475	/** \ingroup CMSIS_Core_FunctionInterface
R66Y	0:80df663dd15e	1476	\defgroup CMSIS_core_DebugFunctions ITM Functions
R66Y	0:80df663dd15e	1477	\brief Functions that access the ITM debug interface.
R66Y	0:80df663dd15e	1478	@{
R66Y	0:80df663dd15e	1479	*/
R66Y	0:80df663dd15e	1480
R66Y	0:80df663dd15e	1481	extern volatile int32_t ITM_RxBuffer; /!< External variable to receive characters. /
R66Y	0:80df663dd15e	1482	#define ITM_RXBUFFER_EMPTY 0x5AA55AA5 /!< Value identifying \ref ITM_RxBuffer is ready for next character. /
R66Y	0:80df663dd15e	1483
R66Y	0:80df663dd15e	1484
R66Y	0:80df663dd15e	1485	/** \brief ITM Send Character
R66Y	0:80df663dd15e	1486
R66Y	0:80df663dd15e	1487	The function transmits a character via the ITM channel 0, and
R66Y	0:80df663dd15e	1488	\li Just returns when no debugger is connected that has booked the output.
R66Y	0:80df663dd15e	1489	\li Is blocking when a debugger is connected, but the previous character sent has not been transmitted.
R66Y	0:80df663dd15e	1490
R66Y	0:80df663dd15e	1491	\param [in] ch Character to transmit.
R66Y	0:80df663dd15e	1492
R66Y	0:80df663dd15e	1493	\returns Character to transmit.
R66Y	0:80df663dd15e	1494	*/
R66Y	0:80df663dd15e	1495	__STATIC_INLINE uint32_t ITM_SendChar (uint32_t ch)
R66Y	0:80df663dd15e	1496	{
R66Y	0:80df663dd15e	1497	if ((ITM->TCR & ITM_TCR_ITMENA_Msk) && /* ITM enabled */
R66Y	0:80df663dd15e	1498	(ITM->TER & (1UL << 0) ) ) /* ITM Port #0 enabled */
R66Y	0:80df663dd15e	1499	{
R66Y	0:80df663dd15e	1500	while (ITM->PORT[0].u32 == 0);
R66Y	0:80df663dd15e	1501	ITM->PORT[0].u8 = (uint8_t) ch;
R66Y	0:80df663dd15e	1502	}
R66Y	0:80df663dd15e	1503	return (ch);
R66Y	0:80df663dd15e	1504	}
R66Y	0:80df663dd15e	1505
R66Y	0:80df663dd15e	1506
R66Y	0:80df663dd15e	1507	/** \brief ITM Receive Character
R66Y	0:80df663dd15e	1508
R66Y	0:80df663dd15e	1509	The function inputs a character via the external variable \ref ITM_RxBuffer.
R66Y	0:80df663dd15e	1510
R66Y	0:80df663dd15e	1511	\return Received character.
R66Y	0:80df663dd15e	1512	\return -1 No character pending.
R66Y	0:80df663dd15e	1513	*/
R66Y	0:80df663dd15e	1514	__STATIC_INLINE int32_t ITM_ReceiveChar (void) {
R66Y	0:80df663dd15e	1515	int32_t ch = -1; /* no character available */
R66Y	0:80df663dd15e	1516
R66Y	0:80df663dd15e	1517	if (ITM_RxBuffer != ITM_RXBUFFER_EMPTY) {
R66Y	0:80df663dd15e	1518	ch = ITM_RxBuffer;
R66Y	0:80df663dd15e	1519	ITM_RxBuffer = ITM_RXBUFFER_EMPTY; /* ready for next character */
R66Y	0:80df663dd15e	1520	}
R66Y	0:80df663dd15e	1521
R66Y	0:80df663dd15e	1522	return (ch);
R66Y	0:80df663dd15e	1523	}
R66Y	0:80df663dd15e	1524
R66Y	0:80df663dd15e	1525
R66Y	0:80df663dd15e	1526	/** \brief ITM Check Character
R66Y	0:80df663dd15e	1527
R66Y	0:80df663dd15e	1528	The function checks whether a character is pending for reading in the variable \ref ITM_RxBuffer.
R66Y	0:80df663dd15e	1529
R66Y	0:80df663dd15e	1530	\return 0 No character available.
R66Y	0:80df663dd15e	1531	\return 1 Character available.
R66Y	0:80df663dd15e	1532	*/
R66Y	0:80df663dd15e	1533	__STATIC_INLINE int32_t ITM_CheckChar (void) {
R66Y	0:80df663dd15e	1534
R66Y	0:80df663dd15e	1535	if (ITM_RxBuffer == ITM_RXBUFFER_EMPTY) {
R66Y	0:80df663dd15e	1536	return (0); /* no character available */
R66Y	0:80df663dd15e	1537	} else {
R66Y	0:80df663dd15e	1538	return (1); /* character available */
R66Y	0:80df663dd15e	1539	}
R66Y	0:80df663dd15e	1540	}
R66Y	0:80df663dd15e	1541
R66Y	0:80df663dd15e	1542	/@} end of CMSIS_core_DebugFunctions /
R66Y	0:80df663dd15e	1543
R66Y	0:80df663dd15e	1544	#endif /* __CORE_CM3_H_DEPENDANT */
R66Y	0:80df663dd15e	1545
R66Y	0:80df663dd15e	1546	#endif /* __CMSIS_GENERIC */
R66Y	0:80df663dd15e	1547
R66Y	0:80df663dd15e	1548	#ifdef __cplusplus
R66Y	0:80df663dd15e	1549	}
R66Y	0:80df663dd15e	1550	#endif

Repository toolbox

Export to desktop IDE

Build repository

Repository details

Type:	Program
Created:	19 May 2017
Imports:	3
Forks:	1
Commits:	1
Dependents:	0
Dependencies:	0
Followers:	96

mbed/LPC1768/core_cm3.h@0:80df663dd15e, 2017-05-19 (annotated)

Who changed what in which revision?

Repository toolbox

Repository details

Important Information for this Arm website

Access Warning